.Подати план виконання апаратної частини цифрового проекту. Зазначити на цьому плані етапи, що автоматизуються, перелічити переваги виконання цих проектів із застосуванням сапр
Означити і прокоментувати послідовність виконання операцій логічного програмування ПЛІС на основі VHDL моделювання в САПР Xilinx ISE WebPack
Білет №18
Означити і прокоментувати послідовність виконання операцій логічного програмування ПЛІС на основі VHDL моделювання в САПР Xilinx ISE WebPack
Подати план виконання апаратної частини цифрового проекту. Зазначити на цьому плані етапи, що автоматизуються, перелічити переваги виконання цих проектів із застосуванням сапр
Ідентифікувати пристрій, поданий наступною VHDL моделлю. Надати коментарі до моделі після позначення --. Навести RTL і технологічну схеми синтезованого пристрою.
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;
-- означення входів і виходів
entity mux_tbuf is
port ( SEL: in STD_LOGIC_VECTOR (1 downto 0);
A,B: in STD_LOGIC;
SIG: out STD_LOGIC);
end mux_tbuf;
-- означення функції мультиплексування
architecture RTL of mux_tbuf is
begin
SIG <= A when (SEL(0)='0') else 'Z'; -- подати на вихід А коли Sel(0)=’0’ інакше
від’єднатися
SIG <= B when (SEL(1)='0') else 'Z'; -- подати на вихід В коли Sel(1)=’0’ інакше
від’єднатися
end RTL;
Пояснити подані нижче результати часового симулювання ідентифікованого в питанні № 3 пристрою.
Білет №19
Навести і прокоментувати експертні правила комп’ютерного дизайну
Ідентифікувати пристрій, поданий наступною VHDL моделлю, подати коментарі після позначення -- . Навести технологічну схему результату синтезу моделі.
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
-- інтерфейс
entity clock_enable is
port (IN1,IN2,DATA,CLOCK,LOAD: in STD_LOGIC;
DOUT: out STD_LOGIC); -- вихід
end clock_enable;
-- розділ визначення функції пристрою
architecture BEHAV of clock_enable is
-- внутрішній сигнал дозволу запису до защіпки
signal ENABLE: STD_LOGIC;
--
begin
-- формування сигналу дозволу як логічного добутку
ENABLE <= IN1 and IN2 and LOAD;
-- защіпування входу на виході
EN_PR: process (ENABLE,DATA,CLOCK)
begin
if (CLOCK'event and CLOCK='1') then –- на фронті тактового імпульсу
if (ENABLE='1') then –- коли є дозвіл, тоді
DOUT <= DATA; -- переслати дані на вихід
end if;
end if;
end process;
end BEHAV;
Пояснити надані нижче результати часового симулювання ідентифікованого в питанні № 2 пристрою
Розпізнати і роз’яснити структуру системи, надану рис
Білет №20
Роз'яснити послідовність виконання розробки і впровадження до виробництва комп'ютерних апаратних засобів.
Розпізнати пристрій за наданою VHDL моделлю, визначити її інтерфейс. Після позначень – надати коментарі до моделі. Побудувати відповідну моделі RTL схему.
library ieee;
use ieee.std_logic_1164.all;
entity dll_standard is
port (CLKIN : in std_logic; -- вхідний такт
RESET : in std_logic; -- скид
CLK0 : out std_logic; -- номінальна частота для проекту на ПЛІС
CLK2X : out std_logic; -- подвоєна апаратурою ПЛІС тактова частота
LOCKED: out std_logic); -- сигнал виходу (коли =1) на режим менеджера тактів
end dll_standard;
architecture structural of dll_standard is
component IBUFG –- вхідний буфер для вхідного (до ПЛІС)тактового сигналу
port(
O : out STD_ULOGIC;
I : in STD_ULOGIC);
end component;
component IBUF –- вхідний буфер для вхідного (до ПЛІС) логічного сигналу
port(
O : out STD_ULOGIC;
I : in STD_ULOGIC);
end component;
component CLKDLL –- компонент керування тактовими імпульсами
port ( CLKIN : in std_ulogic := '0'; -- вхідний (до ПЛІС) такт
CLKFB : in std_ulogic := '0'; -- лінія оберненого зв’язку по частоті
RST : in std_ulogic := '0'; -- скид
CLK0 : out std_ulogic := '0'; –- номінальні такти для ПЛІС проекту
CLK90 : out std_ulogic := '0'; –- зсунута на 90 градусі такти
CLK180 : out std_ulogic := '0'; –- зсунуті на 180 градусів такти
CLK270 : out std_ulogic := '0'; –- зсунуті на 270 градусів такти
CLK2X : out std_ulogic := '0'; –- подвоєна частота тактів
CLKDV : out std_ulogic := '0'; –- поділена тактова частота
LOCKED : out std_ulogic := '0'); –- сигнал виходу на режим, коли тут є 1
end component;
component BUFG –- внутрішньо ПЛІС-овий буфер для тактів
port(
O :out STD_ULOGIC;
I :in STD_ULOGIC);
end component;
component OBUF –- вихідний 9 (з ПЛІС)буфер для логічних сигналів
port(
O : out STD_ULOGIC; -- вихід
I : in STD_ULOGIC); -- вхід
end component;
signal CLKIN_w, RESET_w, CLK0_dll, CLK0_g, CLK2X_dll, LOCKED_dll : std_logic;
begin –- інсталювання (монтаж) проголошених вище бібліотечних компонент
clkpad : IBUFG port map (I=>CLKIN, O=>CLKIN_w);
rstpad : IBUF port map (I=>RESET, O=>RESET_w);
dll : CLKDLL port map (CLKIN=>CLKIN_w, CLKFB=>CLK0_g, RST=>RESET_w,
CLK0=>CLK0_dll, CLK90=>open, CLK180=>open,
CLK270=>open, CLK2X=>CLK2X_dll, CLKDV=>open,
LOCKED=>LOCKED_dll);
clkg : BUFG port map (I=>CLK0_dll, O=>CLK0_g);
clk2xg : BUFG port map (I=>CLK2X_dll, O=>CLK2X);
lckpad : OBUF port map (I=>LOCKED_dll, O=>LOCKED);
CLK0 <= CLK0_g;
end structural;
Прокоментувати діаграми часового симулювання пристрою, VHDL модель якого розглядається в питанні №2
