Розробити структуру одноциклової risc машини з архітектурою dlx рівня машинних інструкцій та прокоментувати цю структуру
Розробити VHDL модель однорозрядного D-регістра, що має інформаційний вхід DATA, тактовий вхід CLK і інформаційний вихід Q. Подати коментарі до моделі . Навести технологічну схему синтезованого регістра
Проаналізувати результати часового симулювання поведінки однорозрядного D-регістра (з питання № 2), що надані наступною часовою діаграмою
Ідентифікувати і пояснити надану рисунком апаратну архітектуру невідомої ПЛІС фірми Xilinx.
Білет №16
.Ідентифікувати пристрій, наданий наступною VHDL моделлю. Подати коментарі до моделі
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
-- )інтерфейс
entity shiftregluts is
port(CLK : in std_logic; -- такт
DATA : in std_logic; -- послідовний вхід
CE : in std_logic; -- дозвіл тактування
A : in std_logic_vector(3 downto 0); -- адреса біту, що є на виході
Q : out std_logic); -- послідовний вихід
end shiftregluts;
architecture rtl of shiftregluts is
constant DEPTH_WIDTH : integer := 16;
type SRL_ARRAY is array (0 to DEPTH_WIDTH-1) of std_logic; -- новий тип: масив бітів
signal SRL_SIG : SRL_ARRAY; -- один примірник бітового масиву
begin
PROC_SRL16 : process (CLK)
begin
if (CLK'event and CLK = '1') then
if (CE = '1') then
SRL_SIG <= DATA & SRL_SIG(0 to DEPTH_WIDTH-2); -- синхронний зсув
end if;
end if;
end process;
Q <= SRL_SIG(conv_integer(A)); -- аснихронне зчитування
end rtl;
Пояснити діаграму часового симулювання пристрою, що розглядається в питанні №1
Пояснити призначення і функції наданого рисунком компонента ПЛІС фірми Xilinx
Подати характеристику ПЛІС Xilinx Virtex-Pro
Білет №17
Ідентифікувати компонент одноциклової RISC машини на основі фрагменту VHDL моделі. Подати коментарі до фрагменту (після позначень --). Структура машини надана.
library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.STD_LOGIC_ARITH.all;
-- означення входів і виходів, вхід – це шестибітовий код операції
-- машинної інструкції,виходи – це бітові керуючі мікронакази; тактові імпульси
-- не використовуються; отож, маємо модель комбінаційного пристрою
-- керування одноциклової RISC машини
entity x_chip is
port(
Op : in std_logic_vector(5 downto 0); -- код операції
RegDst : out std_logic; -- вибір поля номера регістра призначення
ALUSrc : out std_logic; -- вибір операнда для АЛП: регістр або
-- безпосередній операнд
MemtoReg : out std_logic; -- коли 1, писати до Regs вихід пам’яті
RegWrite : out std_logic; -- коли 1, писати до Regs
MemWrite : out std_logic; -- коли 1, писати до пам’яті даних
Branch : out std_logic); -- коли 1, тоді поточною інструкцією є
-- умовний перехід
end x_chip;
end behav;
Ідентифікувати невідомий пристрій за наданою поведінковою VHDL моделлю. Подати коментарі. Навести RTL схему синтезованого пристрою.
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
-- означення входів і виходів (інтерфейс)
ENTITY add IS
PORT (CI: IN STD_LOGIC;
A, B: IN STD_LOGIC;
SUM: OUT STD_LOGIC;
CO: OUT STD_LOGIC);
END add;
-- алгоритм
ARCHITECTURE archadd OF add IS
BEGIN
SUM <= A XOR B XOR CI; -- однорозрядна сума
CO <= (A and B) or (A and CI) or (B and CI); -- вихідний перенос
END archadd;