- •1. Информационная система. Информация. История развития компьютера.
- •2. Позиционные системы счисления. Перевод чисел из одной системы счисления в другую.
- •3. Арифметика эвм. Представление чисел в форме с фиксированной точкой.
- •4. Сложение в формате с фиксированной точкой. Переполнение.
- •5. Операция вычитания с фиксированной точкой. Дополнительный код числа.
- •6. Представление чисел в форме с плавающей точкой. Мантисса и характеристика числа.
- •7. Нормализованные и денормализованные числа. Погрешность представления числа.
- •8. Арифметические операции в формате с плавающей точкой.
- •10. Формат bcd. Представление текстовой информации. Ascii.
- •9. Стандарт ieee 754.
- •11. Алгебра логики. Переменные и константы алгебры логики.
- •12. Законы и аксиомы алгебры логики. Логические функции.
- •13. Конъюнкция. Дизъюнкция. Инверсия. Функционально полная система лф. Функции и-не, или-не, Исключающее или.
- •16. Логический элемент. Логическая (комбинационная) схема. Лэ как физическое устройство.
- •17. Обратная связь. Бистабильная ячейка – триггер. Rs-триггер, d-триггер, t-триггер.
- •18. Синхронный триггер. Понятие о синхронизации.
- •19. Узлы эвм. Регистры. Счетчики. Сумматоры. Шифраторы и дешифраторы. Мультиплексоры. Алу.
- •20. Буферные элементы. Шинная организация современного компьютера.
- •21. Понятие архитектуры компьютера. Структура компьютера. Понятие о cisc и risc.
- •22. Регистры общего назначения и их особенности у Intel.
- •23. Команда. Формат команды. Классификация команд. Особенности состава команд Intel.
- •24. Ввод-вывод: программный, по прерываниям и пдп.
- •25. Адресация памяти и ввода-вывода. Циклы обмена между процессором и памятью.
- •26. Абсолютная, прямая и косвенная адресация.
- •27. Автоинкрементная и автодекрементная адресация.
- •29. Иерархия памяти. Кэш памяти.
- •30. Режимы работы процессора Intel. Rm, vm, pm, smm.
- •31. Сегментная и страничная организация доступа к памяти.
- •31 Сегментно-страничная организация
- •32. Управление сегментами в защищенном режиме. Дескрипторы и дескрипторные таблицы.
- •33. Страничная организация – реализация виртуальной памяти.
- •33 Страничная организация памяти
- •35. Понятие шины расширения. Шины pci, pci-X, pci-e.
- •36. Внешние интерфейсы пк. Интерфейс usb.
- •37. Устройства ввода информации. Сенсорные экраны.
- •38. Устройства вывода информации.
16. Логический элемент. Логическая (комбинационная) схема. Лэ как физическое устройство.
Логический элемент.
Комбинационная схема(КС), или схема «без памяти», состоит из логических элементов(ЛЭ), соединенных между собой (выходы одних ЛЭ соединены со входами других ЛЭ), причем обратные вязи отсутствуют.
17. Обратная связь. Бистабильная ячейка – триггер. Rs-триггер, d-триггер, t-триггер.
Бистабильная ячейка – триггер. Триггер — класс электронных устройств, обладающих способностью длительно находиться в одном из двух устойчивых состояний и чередовать их под воздействием внешних сигналов. Каждое состояние триггера легко распознаётся по значению выходного напряжения.
Отличительной особенностью триггера как функционального устройства является свойство запоминания двоичной информации. Под памятью триггера подразумевают способность оставаться в одном из двух состояний и после прекращения действия переключающего сигнала. Приняв одно из состояний за «1», а другое за «0», можно считать, что триггер хранит (помнит) один разряд числа, записанного в двоичном коде.
Триггеры подразделяются на динамические и статические. Динамический — предст собой управляемый генератор, одно из сост которого хар-ется наличием на выходе импульсов определенной частоты, а другое отсутст. выходных импульсов.
Статический триггер — каждое сост-е которого хар-ется неизм уровнем выходного напряжения. Статические триггеры по способу представления выходной информации часто называют потенциальными.
RS-триггеры
RS-триггер асинхронный
S |
R |
Q(t) |
Q(t) |
Q(t+1) |
Q(t+1) |
0 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
1 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
1 |
0 |
1 |
не определено |
не определено |
1 |
1 |
1 |
0 |
не определено |
не определено |
SR-триггер — триггер, который сохраняет своё предыдущее состояние при нулевых входах и меняет своё выходное состояние при подаче на один из его входов единицы.
При подаче единицы на вход S (Set — установить) выходное состояние становится равным логической единице. А при подаче единицы на вход R (Reset — сбросить) выходное состояние становится равным логическому нулю. Состояние, при котором на оба входа R и S одновременно поданы логические единицы, в простейших реализациях является запрещённым (так как вводит схему в режим генерации), в более сложных реализациях RS-триггер переходит в третье состояние QQ=00. Одновременное снятие двух «1» практически невозможно. При снятии одной из «1» RS-триггер переходит в состояние, определяемое оставшейся «1». Таким образом RS-триггер имеет три состояния, из которых два устойчивых (при снятии сигналов управления RS-триггер остаётся в установленном состоянии) и одно неустойчивое (при снятии сигналов управления RS-триггер не остаётся в установленном состоянии, а переходит в одно из двух устойчивых состояний).
асинхронный RS-триггер
асинхронного RS-триггера на элементах 2И–НЕ
D-триггеры
D-триггеры также называют триггерами задержки. D-триггер — запоминает состояние входа и выдаёт его на выход. D-триггеры имеют, как минимум, два входа: информационный D и синхронизации С. После прихода активного фронта импульса синхронизации на вход С D-триггер открывается. Сохранение информации в D-триггерах происходит после спада импульса синхронизации С. Так как информация на выходе остаётся неизменной до прихода очередного импульса синхронизации, D-триггер называют также триггером с запоминанием информации или триггером-защёлкой.
Условное графическое обозначение D-триггера со статическим входом синхронизации С
T-триггеры
Т-триггер (от англ. Toggle - переключатель) часто называют счётным триггером, так как он является простейшим счётчиком до 2.
Т-триггер асинхронный
Асинхронный Т-триггер не имеет входа разрешения счёта - Т и переключается по каждому тактовому импульсу на входе С.
T-триггер синхронный
Синхронный Т-триггер, при единице на входе Т, по каждому такту на входе С изменяет своё логическое состояние на противоположное, и не изменяет выходное состояние при нуле на входе T.
T |
Q(t) |
Q(t+1) |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
0 |
1 |
1 |
1 |
0 |
Условное графическое обозначение (УГО) синхронного T-триггера с динамическим входом синхронизации С на схемах.
