2 Архитектура устройств памяти Структура зу
На рисунке 2.1 приведены основные сигналы управления типовым блоком памяти.
Рисунок 2.1-типовой блок памяти
Где: A – адресная шина, DI – шина входных данных, DO – шина выходных данных, RW – сигнал операции чтения (1) или записи (0), CS – (от англ. Chip Select) разрешение на работу данной схемы, или CE (от англ. Chip Enable). Обычно для ЗУ характерна определенная последовательность сигналов. Прежде всего подается адрес (A), чтобы последующие операции не коснулись какой либо другой ячейки, кроме выбранной. Затем разрешается работа микросхемы (CS) и подается строб чтения / записи (RW). Получив эти сигналы, ЗУ готовит данные для записи (DI) или чтения (DO). Функциональное быстродействие ЗУ характеризуется временем доступа. За время доступа принимается интервал от появления управляющего сигнала на входе до появления информационного сигнала на выходе. При задании сигналов важна не только их последовательность и длительность, но и взаимное положение сигналов друг относительно друга: время предустановки (время между фронтами двух сигналов), время удержания (время между началом одного сигнала и окончания второго), время сохранения (время между окончаниями обеих сигналов). На рисунке 2.2 показана диаграмма, характеризующая основные циклы считывания и записи информации. Сплошная область на нижней линейке отмечает период, во время которого происходит непосредственный доступ к данным.
Рисунок 2.2 диаграмма цикла считывания данных
Функциональные возможности информационного блока характеризуются его максимально возможным объемом хранимой информации , выраженной в байтах (битах или словах ). Обычно считают, что бит хранится запоминающим элементом а слово запоминающей ячейкой. Запоминающая ячейка состоит из элементов, к которым возможно одновременное обращение, т.е. емкость запоминающей ячейки (длина слова) определяется разрядностью адресной шины.
Структура зу
На рисунке 2.3 показана схема организации накопителя в матричной памяти (нижний уровень).
Рисунок 2.3 – схема организации накопителя в матричной памяти
Для схемы, характеризующей рассматриваемую структуру данных, число сигналов, необходимых для выборки слов равно N. При этом информационная емкость накопителя будет равна
V=N*L
Где: N- число слов
L- длина слова. Следует отметить, что число сигналов выборки слов и соответственно линий весьма велико. Для их уменьшения используются декодеры рисунки 2.4.
Рисунок 2.4
Использование декодера позволяет сократить число сигналов выборки до величины K= log 2 N . При этом уменьшается общая длина линий. Показанные на рисунке 2.5 усилители (драйвера) обеспечивают амплитуду импульсов от минимального до максимального значений. При проектировании матрицы одна из подлежащих решению проблем заключается в выборе правильного отношения числа строк к числу столбцов ( Aspect Ratio ), т.е. правильной размерности матрицы.
|
|
Рисунок 2.5
Блочное построение зу
С технологической точки зрения целесообразно большие накопители информации структурировать в виде отдельных блоков рисунок 2.6.
Рисунок 2.6- структура блочной ЗУ
Блочная организация позволяет уменьшить общую длину соединительных дорожек. Поскольку адресуется только один блок это позволяет так же сократить энергетические затраты. При правильной организации блочной структуры памяти и её адресации уменьшается время доступа к данным. Как видно из рисунка 2.6 в дополнение к рассмотренным ранее линиям доступа к запоминающим ячейкам добавляются линии адресации блоков. Организация адресации блоков зависит от числа блоков, входящих в память и её назначения. В принципе адресация блоков может быть организована, так же как и адресация запоминающих ячеек, но на более высоком иерархическом уровне.