Статическая память с произвольной выборкой - sram. Архитектура ram включает регистры адресов строк и столбцов контроль входом/выходом, управление питанием и буферные цепи рисунок 3.7
Рисунок 3.7 –Архитектура SRAM
Работа SRAM начинается после того как в адресном регистре обнаружено изменение. Изменение адреса активирует цепи SRAM, внутренняя цепь тайминга запускает управляющие импульсы декодеры выбирают нужную ячейку. При записи запоминающая ячейка получает данные из входного буфера, при чтении усилители обнаруживают и усиливают сигнал с ячейки и передают данные в выходной буфер. Функционирование цепи ввод/вывод управляются сигналами выход (считывание) разрешен OE и запись (вхд) разрешена WE. Сигнал CEобеспечивает функционирование определенного чипа и с помощью сигнала PD (Power Down) может быть обеспечена экономия энергии . PD цепь управляет переходом из активного в "спящее" состояние. В активном состоянии вся SRAM обеспечивается полным рабочим напряжением, в "спящем режиме" сниженное напряжение поступает mkl,rk на запоминающие ячейки. В некоторых системах система внутреннего тайминга остается работоспособной даже при выключении питания.
На рисунке 3.8 показана схема шеститранзисторного элемента памяти SRAM. В качестве запоминающего элемента используется схема триггера на КМОП транзисторах. На правом рисунке показана соответствующая этой схеме топология элемента.
|
|
Рисунок 3.8-электрическая организация ячейки памяти RAM на триггере
Расчет элемента памяти SRAM (запись)
На нижнем рисунке показана схема замещения элемента SRAM для случай записи информации. Справа показаны, характеризующие эту схему соотношения. Красным цветом выделены соотношения, характеризующие типовые размеры транзисторов.
|
Расчет элемента памяти SRAM (чтение)
На нижнем рисунке показана схема замещения элемента SRAM для случай чтения информации. Под рисунком, характеризующие эту схему соотношения. Красным цветом выделены соотношения, характеризующие типовые размеры транзистора M5.
4.Динамическая память с произвольным доступом - DRAM
DRAM. Ячейка памяти DRAM
На рисунке 4.1 приведена структура DRAM.
Рисунок 4.1- архитектура DRAM
Сигнал CE служит для активации соответствующего чипа,
RAS - стробирующий сигнал,
CAS -генерирует управляющие сигналы.
Некоторые из этих сигналов дают разрешение на адресацию битов декодеру в в режиме мультиплексном режиме или режиме одновременного доступа. Мультиплексирование уменьшает количество электродов, однако за это приходится расплачиваться увеличением временем доступа. При мультиплексировании вначале адреса рядов и столбцов передаются в буфера. Затем декодер ряда выбирает линию одного слова из 2N линий слов. Выбранная линия слов активирует все 2N запоминающих ячейки в выбранном ряду, и 2N запоминающих ячейки создают пакет данных из 2N бит на o 2N битовых линиях данных. На терминалах битовых линий 2N усилителя тают и перезаписывают или просто записывают в соответствии с состоянием управляющего сигнала W. Из 2N битового пакета, декодер колонки выбирает один или несколько битов и эти данные передаются на выход буфера и на выход данных Q.
DRAM для хранения информации использует конденсатор, который входит в структуру ячейки. Элемент памяти является однотранзисторным и имеет значительно меньшую площадь по сравнению со SRAM. Каждая битовая линия должна иметь чувствительный усилитель, обеспечивающий надежное считывание информации. При чтении информация разрушается, поэтому DRAM должно иметь устройство для её обновления
На рисунке 4.2 показана схема элемента DRAM и сигналы поступающие на линию адресации (WL) и линию данных (BL). ΔV=VBL-VPRE= (VBL-VPRE)Cs/(Cs+CPRE) ΔV~250mV
Рисунок 4.2- электрическая схема ячейки DRAM
На рисунке 4.3 показаны сравнительные диаграммы, характеризующие управляющие импульсы для DRAM и SRAM. Как видно из диаграмм управление DRAM сложнее чем SRAM. Поэтому схемы управления DRAM имеют более сложную структуру.
