2.4.2 Використання обчислювальних вузлів для виконання операцій з кодовими комбінаціями

Додавання. Для виконання цієї операції застосовуються спеціальні схеми суматорів по модулю 2 на інтегральних мікросхемах 155ЛП5, 155ЛП12 і ін. (рисунок 2.1, таблиця 2.1).

При використанні послідовного коду застосовують один суматор, на входи якого по черзі подають однакові розряди двох кодів, а на виході утворюються результати їх додавання по модулю 2. При використанні паралельного коду розрядності п застосовують п суматорів, на входи яких одночасно подають однакові розряди двох кодів, а на виходах утворюються результа­ти порозрядного додавання по модулю 2.

Рисунок 2.1

Таблиця 2.1 Вхід Вихід Q А В 0 0 0 0 1 1 1 0 1 1 1 0

Множення. При виконанні операції множення один з множників Р є фіксованим, а інший множник G може змінюватись.

Фіксований множник у схемах кодування отримав назву утворюючого коду. Його загальний вигляд такий:

, (2.2)

де n – кількість розрядів утворюючого коду, причому , а інші коефіцієнти дорівнюють нулю або одиниці.

Структура множника Р повністю визначає функціональну схему перемножувача. Для виконання першого етапу операції множення (див. п. 2.4.1) перемножувач складається з ( – 1)-розрядного регістра зсуву з послідовним входом і т суматорів по модулю 2, де т – число коефіцієнтів , рівних одиниці (рисунок 2.2).

Рисунок 2.2 – Схема перемножувача

Усі суматори з'єднуються послідовно, а їх другі входи підключаються до відведень регістра відповідно до розташування одиниць в утворюючому коді. При цьому, оскільки завжди , вхід першого суматора підключається безпосередньо до входу регістра. На виході останнього суматора утворюється результат перемноження , причому на першій часовій позиції розташований старший розряд.

Множник G (у схемах кодування він являє собою інформа­ційний код) подається на вхід схеми послідовно, починаючи зі старшого розряду.

Якщо необхідно виключити переповнення розрядної сітки (другий етап перемноження), регістр зсуву замикають у кільце, вводячи перед входом регістра суматор по модулю 2, на другий вхід якого подається сигнал з виходу регістра.

Як регістр зсуву з послідовним входом можуть використовуватися або (п – 1) тактованих -тригерів, з'єднаних послідовно, або мікросхема регістра, виконаного на їх базі.

Приклад. На рисунку 2.3 наведено схему перемножувача для фіксованого множника  ( ).

Рисунок 2.3 – Схема перемножувача для

Таблиця 2.2 – Стани перемножувача ( , , , , )

№ ТІ	G						F
1	1	0	0	0	1	1	1
2	0	1	0	0	0	0	0
3	1	0	1	0	0	0	0
4	0	1	0	1	0	1	1
5	0	0	1	0	1	1	1
6	0	0	0	1	0	1	1
7	0	0	0	0	0	0	0

Робота перемножувача для інформаційного коду пояснюється за допомогою таблиці 2.2 (  – оператор запізню­вання даних на один такт).

Ділення. Виконання операції ділення проводиться також за допомогою -розрядного регістра зсуву з послідовним входом і т суматорів по модулю 2, де п – число розрядів кодової комбінації дільника P (утворюючого коду), а т – число коефіці­єнтів , рівних одиниці. Суматори включаються послідовно з тригерами регістра відповідно до розташування одиниць у розрядах дільника P (суматор старшого розряду не ставиться, оскільки завжди ). На їх другі входи подається сигнал зворотного зв'язку з виходу регістра (рисунок 2.4).

Кодова комбінація діленого G (інформаційний код) подається старшим розрядом вперед на вхід регістра (рисунок 2.4).

Рисунок 2.4

На виході регістра утворюється результат ділення, причому на першій часовій позиції розташований старший розряд.

Приклад. Схема ділення для утворюючого коду (дільника) наведена на рисунку 2.5.

Рисунок 2.5

Робота схеми ділення для інформаційного коду (діленого) 1001110 пояснюється за допомогою таблиці 2.3.

Таблиця 2.3 – Стани схеми ділення ( , , , , )

№ Тi	G						F
1	1	1	0	0	0	0	0
2	0	0	1	1	0	0	0
3	0	0	0	0	1	0	0
4	1	0	0	1	0	1	1
5	1	1	0	0	1	0	0
6	1	0	1	0	0	1	1
7	0	0	0	0	0	0	0

У випадку, якщо многочлени не діляться без залишку, в тригерах регістра зсуву після ділення виходить ненульовий залишок.