Архитектура fpga Stratix III

В основе архитектуры FPGA Stratix III лежат принципы, прекрасно зарекомендовавшие себя в микросхемах предыдущего поколения Stratix II.

FPGA Stratix III (рис. 2) содержат массив адаптивных логических модулей, высокопроизводительные и гибкие блоки памяти и блоки цифровой обработки сигналов, блоки фазовой автоподстройки частоты (PLL) и блоки автоподстройки частоты по задержке (DLL). FPGA Stratix III содержат до двадцати четырех высокопроизводительных банков ввода-вывода. Наличие банков ввода-вывода с поддержкой различных интерфейсов внешней памяти и лучшими на сегодняшний день средствами обеспечения целостности сигналов существенно облегчают проектирование печатных плат для FPGA Stratix III. А встроенные средства защиты позволяют обезопасить проект от несанкционированного копирования или модификации.

Рис. 2. Структура FPGA Stratix III

Ресурсы подсемейства Stratix III L представлены в таблице 1.

Таблица 1. Ресурсы FPGA подсемейства Stratix III L

* без учета режима LUTREG

Объем аппаратных ресурсов (до 340 тыс. эквивалентных логических элементов, 21 Мбит встроенной памяти и 576 встроенных умножителей) позволяет утверждать, что FPGA подсемейства Stratix III L являются на сегодняшний день самыми ресурсонасыщенными микросхемами программируемой логики.

Ресурсы подсемейства Stratix III Е представлены в таблице 2.

Таблица 2. Ресурсы FPGA подсемейства Stratix III E

* без учета режима LUTREG

Встроенные в FPGA подсемейства Stratix III Е умножители 18×18 бит работают на частотах до 600 МГц. Микросхема EP3SE260 оптимальна по сочетанию ресурсов среди обоих подсемейств L и E.

Микросхемы Stratix III будут выпускаться в корпусах типа FineLine BGA (в исполнении FlipChip). Количества линий ввода-вывода для каждого из корпусов представлены в таблице 3.

Таблица 3. Количество линий ввода-вывода FPGA Stratix III для разных корпусов

совместимость по расположению выводов «земли», питания, внутрисхемной конфигурации (ISP), и входов FPGA

Оресурсах FPGA подсемейства Stratix III GX пока ничего не сообщается. Эти данные будут опубликованы позднее.

Все микросхемы Stratix III будут доступны в коммерческом и индустриальном температурном исполнении. Корпуса микросхем будут выпускаться как по обычной, так и по бессвинцовой (lead-free) технологии.

Адаптивные логические модули (alm)

Основой архитектуры FPGA Stratix III является массив адаптивных логических модулей (Adaptive Logic Modules, ALM), который впервые был применен в FPGA семейства Stratix II, выпускаемых с 2004 года. Адаптивный логический модуль состоит из восьмивходовой таблицы перекодировок (look-up table, LUT), двух специализированных сумматоров и двух триггеров.

Входящая в состав адаптивного логического модуля восьмивходовая LUT может использоваться для реализации логических функций большого числа входных переменных, а также в режиме разделения ресурсов — для реализации двух разных логических функций меньшего числа переменных. Например, на одной LUT может быть реализована любая логическая функция шести переменных, некоторые логические функции семи переменных, и различные комбинации двух логических функций от двух до шести переменных (рис. 3). Такая гибкая архитектура позволяет упаковывать большее количество функций в тот же логический объем.

Рис. 3. Режимы использования LUT адаптивного логического модуля

Каждый ALM имеет и комбинаторные, и регистровые выходы. Соответственно, появляется возможность применять LUT и триггеры ALM независимо друг от друга, что особенно удобно в приложениях, требующих большого количества регистров.

Адаптивный логический модуль может содержать три триггера, если будет использоваться в режиме LUTREG, благодаря которому количество регистров в проекте может быть увеличено до двух раз.

Для решения задач цифровой обработки сигналов могут использоваться встроенные в ALM сумматоры. Их можно конфигурировать в один из двух режимов — или как два независимых двухвходовых сумматора, или как один трехвходовой сумматор для сложных арифметических вычислений.

Десять адаптивных логических модулей из состава одного логического блока могут быть преобразованы в блок памяти MLAB объемом 640 бит.