Переход к одночиповой реализации системы с суммарной пропускной способностью 100 Гбит/с
Платформа имеет всего два устройства, что отражает, по всей видимости, текущую потребность основных заказчиков Xilinx. Интересно отметить дальнейшее проявление практической эффективности ASMBL с точки зрения быстрого выпуска новых ПЛИС. Ранее к первым наборам микросхем уже были добавлены устройства LX155 и SX240T, а теперь, когда с выходом платформы FXT можно было предполагать некоторое затишье перед будущим переходом к новому техпроцессу, Xilinx предлагает платформу TXT с вполне определенным назначением, выпущенную именно в рамках ASMBL — путем компоновки нужного количества колонок ресурсов.
Два устройства, которые есть в линейке TXT, имеют достаточно большой логический объем и, очевидно, относятся к устройствам верхнего ценового диапазона. В их составе нет процессорных ядер PowerPC, один блок PCI Express и четыре блока EMAC. Таким образом, в части, не относящейся к приемопередатчикам, данные ПЛИС имеют «средние» (с поправкой на их достаточно большой объем) характеристики, и ресурсы общего назначения явно ориентированы на обслуживание высокоскоростных протоколов.
Программная поддержка
Для работы с платформой Virtex–5 TXT необходима САПР ISE 10.1 с обновлением SP3. Фирмой Xilinx реализованы IP–ядра для поддержки таких популярных протоколов, как Ethernet, XAUI, Aurora, PCI Express. Ввиду того, что представленные ПЛИС относятся к достаточно специфическому сегменту рынка электронных компонентов, IP–ядра для построения представленных выше 100G–систем пока разработаны несколькими фирмами — партнерами Xilinx и лицензируются отдельно. Подробная информация о характеристиках новых ПЛИС и наличии IP–ядер приведена на www.xilinx.com/virtex5txt.
Семейство плис Virtex-5 fxt с встроенным процессорным ядром PowerPc 440 Характеристики плис платформы Virtex-5 ftx
Virtex–5 FXT—платформа в семействе высокопроизводительных FPGA фирмы Xilinx, выполненных с технологическими нормами 65 нм. Начиная с предыдущего поколения FPGA Xilinx использует модульную архитектуру высокопроизводительных FPGA, названную ASMBL (Advanced Silicon Modular Block), что позволило в рамках одного семейства Virtex–4 выпустить сразу три платформы ПЛИС, различавшихся соотношением основных ресурсов — логических ячеек, блоков цифровой обработки, памяти и специализированных модулей (процессорных ядер и высокоскоростных приемопередатчиков). Широкие функциональные возможности в приложениях коммуникации, которые предоставили аппаратные приемопередатчики, привели к тому, что в Virtex–5 такие устройства были размещены и в ПЛИС без аппаратных процессорных ядер — LXT и SXT. Теперь же, правда, с некоторой задержкой относительно выхода предыдущих платформ, появились устройства Virtex–5 FXT, содержащие как приемопередатчики (на что указывает буква T в обозначении), так и аппаратные ядра процессора PowerPC. Характеристики этих ПЛИС приведены в таблице 1. Ячейка Virtex–5 содержит четыре секции, так что для определения количества триггеров и логических генераторов необходимо умножить на 4 количество ячеек, указанное в таблице. Легко заметить, что получающиеся цифры меньше, чем величины, приведенные в обозначении ПЛИС. Это связано с тем, что Xilinx проводит оценку емкости в «стандартных ячейках», содержащих триггер и 4–входовый логический генератор, тогда как в Virtex–5 LUT имеют шесть входов.
Таблица 1. Характеристики ПЛИС новой платформы
Устройство |
Ячеек |
DSP48E |
Блоков памяти |
Итого памяти, кбайт |
CMT |
PPC |
PCI–Express endpoint |
Ethernet MAC |
Rocket IO GTX |
XC5VFX30T |
5120 |
64 |
68 |
2448 |
2 |
1 |
1 |
4 |
8 |
XC5VFX70T |
11 200 |
128 |
148 |
5328 |
6 |
1 |
3 |
4 |
16 |
XC5VFX100T |
16 000 |
256 |
228 |
8208 |
6 |
2 |
3 |
4 |
16 |
XC5VFX130T |
20 480 |
320 |
298 |
10 728 |
6 |
2 |
3 |
6 |
20 |
XC5VFX200T |
30 720 |
384 |
456 |
16 416 |
6 |
2 |
4 |
6 |
24 |
В последней колонке приведено количество скоростных приемопередатчиков Rocket IO GTX, которые отличают данное семейство даже от других платформ Virtex–5 с приемопередатчиками (LXT, SXT). В них используются модули Rocket IO GTP, способные осуществлять обмен данными со скоростями 100–3750 Мбит/с, тогда как у ядер GTX возможные значения скоростей составляют 150–6500 Мбит/с.
Важной частью таблицы является колонка, обозначенная как PPC. В этой колонке приведено количество процессорных ядер PowerPC 440, которые заменили уже применявшиеся в предыдущих поколениях ПЛИС Xilinx ядра PowerPC 405. Основные сравнительные характеристики этих ядер приведены в таблице 2, а структурное изображение процессорного ядра PowerPC 440 и сопутствующих элементов показано на рис. 1.
Таблица 2. Основные сравнительные характеристики новых ядер
|
PowerPC 405 |
PowerPC 440 |
Конвейер, стадий |
5 |
7, out–of–order |
Тактовая частота, МГц |
450 |
550 |
Максимальная производительность, DMIPS |
700 |
1100 |
Кэш инструкций/данных |
16/16 кбайт, 2–way |
32/32 кбайт, 64–way |
Рис. 1. Блок процессора PowerPC 440, встраиваемый в ПЛИС Virtex–5 FXT
На рис. 1 можно видеть, что обмен данными с основными накристальными устройствами происходит через устройство коммутации (crossbar). Это устройство позволяет разгрузить основную шину процессора PLB, поскольку к ней в проектах на базе ПЛИС оказываются подключенными сразу несколько устройств с большим трафиком. Например, при одновременном подключении высокоскоростной внешней памяти и контроллера Ethernet каждое из этих устройств само по себе обладает неплохими характеристиками, но их присутствие на одной и той же шине сразу снижает максимальные скорости обмена данными. Пример системы, использующей несколько скоростных интерфейсов, показан на рис. 2. На нем можно видеть, что такие требовательные к ресурсам системной шины устройства, как внешняя память, EMAC, PCIe, имеют собственные подключения к коммутатору, что позволяет перераспределять потоки данных (например, выполнять прямой доступ в память, как показано на рис.3).
Рис .3