- •Лекции 13 -17
- •Особенности и основные характеристики плис семейств Spartan–3a и Spartan–3an
- •Программируемые логические генераторы
- •Блочная память
- •Аппаратные умножители — блоки dsp48e
- •Трассировочные ресурсы
- •1.1.7Трассировочные ресурсы
- •Состав семейства
- •Производительность
- •Fpga платформы плис Virtex-5 txt фирмы Xilin Общая характеристика
- •Назначение и применение
- •Переход к одночиповой реализации системы с суммарной пропускной способностью 100 Гбит/с
- •Программная поддержка
- •Семейство плис Virtex-5 fxt с встроенным процессорным ядром PowerPc 440 Характеристики плис платформы Virtex-5 ftx
- •Лекция 16 Stratix III – новое семейство fpga фирмы Altera
- •Архитектура fpga Stratix III
- •Адаптивные логические модули (alm)
- •Структура памяти TriMatrix
- •Блоки цифровой обработки сигналов
- •Банки ввода-вывода
- •Средства защиты проекта
- •Средства поддержки разработок
- •Архитектура плис со структурой cpld
- •Леция 17 40-нм fpga компании Altera Stratix IV
- •Процессоры dsp
- •Базовая логическая ячейка.
- •Пример пректирования цифровых устройств на основе плис
Структура памяти TriMatrix
Встроенное ОЗУ FPGA Stratix III может работать на частотах до 600 МГц. Общий объем встроенной памяти может достигать 21 Мбит. FPGA Stratix III содержат блоки ОЗУ трех видов (рис. 4):
блоки MLAB. Объем блока MLAB 640 бит, FPGA может содержать до 6750 таких блоков. Блоки памяти MLAB могут использоваться для реализации сдвиговых регистров и буферов FIFO небольшого объема, линий задержек и т. п.;
блоки M9K. Объем блока M9K 9216 бит, FPGA может содержать до 1144 таких блоков. M9K используются как блоки памяти общего назначения;
блоки M144K. Объем блока 147 456 бит, FPGA может содержать до 48 таких блоков. Назначение блоков памяти M144K — хранение исполняемого кода синтезируемых процессорных ядер, реализация буферов большого объема для формирования пакетов при передаче данных или кадров в задачах обработки изображений.
Рис. 4. Блоки памяти FPGA Stratix III
Наличие блоков памяти разного объема позволяет оптимальным образом размещать различные устройства на кристалле FPGA.
Встроенные блоки памяти FPGA Stratix III могут использоваться в различных режимах: двухпортового ОЗУ, в режимах кодирования с коррекцией ошибок (Error Correction Coding, ECC), в режимах пониженного энергопотребления.
Блоки цифровой обработки сигналов
Для решения задач цифровой обработки сигналов (Digital Signal Processing, DSP) FPGA Stratix III содержат специализированные аппаратные DSP-блоки (рис. 5), в которых предусмотрены умножители с возможностью изменения разрядности операндов, сумматоры с накоплением результата, регистры конвейеризации и прочие средства реализации арифметических операций.
Рис. 5. Блоки цифровой обработки сигналов FPGA Stratix III
Использование аппаратных DSP-блоков FPGA для реализации алгоритмов ЦОС позволяет до 300 раз увеличить производительность по сравнению с реализацией тех же алгоритмов на основе цифровых сигнальных процессоров. При этом также может быть достигнуто снижение энергопотребления системы, уменьшение ее габаритов и стоимости.
Кроме того, для поддержки задач цифровой обработки сигналов фирма Altera предлагает широкий спектр IP-ядер, оптимизированных под архитектуру Stratix III.
Банки ввода-вывода
Для создания высокопроизводительной и гибкой подсистемы ввода-вывода I/O-банки FPGA Stratix III предоставляют разработчику возможность использования различных напряжений ввода-вывода. FPGA Stratix III могут содержать до 24 банков ввода-вывода, поддерживающих более 40 различных стандартов ввода-вывода. Поддерживаемые интерфейсы внешней памяти (как уже существующие, так и новые) представлены в таблице 4. Altera предлагает разработчикам IP-ядра контроллеров внешней памяти, оптимизированные под возможности банков ввода-вывода Stratix III. При этом реализация выводов DQ/DQS обеспечивается во всех банках ввода-вывода.
Таблица 4. Поддержка интерфейсов внешней памяти
Для однопроводных стандартов ввода-вывода I/O-банки Stratix III поддерживают программирование скорости нарастания выходного сигнала и нагрузочную способность выходных буферов, использование встроенных калиброванных последовательных и параллельных терминирующих резисторов и компенсацию разности времен распространения выходных сигналов.
Реализация дифференциальных линий стандарта LVDS также предусмотрена во всех банках ввода-вывода. Всего можно реализовать 132 полнодуплексных (132 передатчика и 132 приемника) дифференциальных каналов LVDS со скоростью передачи данных 1,25 Гбит/с. Встроенный сериализатор-десериализатор (SERDES) канала LVDS содержит аппаратный блок динамического выравнивания фазы (dynamic phase alignment, DPA). Поддерживаются программирование предыскажений (pre-emphasis) выходного сигнала и значения дифференциального выходного напряжения, а также использование встроенных калиброванных дифференциальных терминирующих резисторов.
При разработке блоков ввода-вывода Stratix III большое внимание было уделено средствам обеспечения целостности сигналов. На каждые восемь линий ввода/вывода I/O-банка имеется один вывод «земли» и один вывод напряжения питания ввода/вывода. FPGA Stratix III содержат внутренние блокировочные конденсаторы как на уровне кристалла (on-die), так и встроенные в корпус микросхемы (on-package).
