Базовая логическая ячейка.

Поскольку в настоящее время серия APEX II еще не получила достаточно широкого распространения и не достаточно представлена в литературе, то описание логического элемента серии Stratix целесообразно провести в сравнении с логическим элементом, применявшимся в предыдущих сериях FLEX, MAX, APEX и ACEX.

Логический элемент. Самый маленький блок логики в архитектуре Stratix - логический элемент (LE), представленный на рис. 1, обеспечивает расширенные возможности по сравнению с традиционным логическим элементом. Каждый LE, как и в предыдущих сериях устройств содержит четырехвходовую таблицу - LUT, которая является функциональным генератором, и может осуществлять любую функцию из четырех переменных. Кроме того, каждый LE содержит программируемый регистр и цепочку переноса со способностью выбора переноса.

Далее начинаются отличия от LE, применявшихся в предыдущих сериях. На вход цепи переноса поступает не только основной сигнал от другой LE - Lab Carry-In, он еще два сигнала - Carry-In0 и Carry-In1. Схема управления выбирает нужный сигнал, и, таким образом, ускоряется процесс формирования переноса в длинной цепочке. Цепь переноса так же формирует основной выходной сигнал переноса, как в предыдущих сериях устройств, и, кроме этого, формирует еще два сигнала - Carry-Out0 и Carry-Out1.

Каждый LE передает свои сигналы по всем линиям связи: локальной линии, по строке, по столбцу, по цепочке LUT, по цепочке регистров, и по прямым связям.

Программируемый регистр каждого LE's может быть сконфигурирован для работы в режиме D, T, JK, или SR. Каждый регистр имеет вход данных, асинхронные входы для загрузки данных, вход синхрочастоты, вход разрешения синхрочастоты, вход сброса, и входы асинхронный загрузки/предустановки. Глобальные сигналы, входы ввода - вывода общего назначения, или любая внутренняя логика могут управлять синхрочастотой и сигналом сброса. Входами разрешения синхрочастоты, предустановки, асинхронной загрузки, и асинхронными данными могут управлять как входы ввода - вывода общего назначения так и внутренняя логика.

Каждый LE имеет три выхода, которые управляют локальный линией связи, линией связи по строке, и по столбцу. LUT или выход регистра могут управлять этими тремя выходами независимо. То есть LUT может управлять одним выходом, в то время как регистр управляет другим выходом. Эта особенность, называемая упаковкой регистра, улучшает использование устройства, потому что устройство может использовать регистр и LUT для различных несвязанных функций. Другой специальный упаковочный режим позволяет выходу регистра подавать сигналы назад в LUT. Это обеспечивает улучшение размещения проекта на кристалле.

Цепочка сигналов LUT и цепочка сигналов регистров.

В дополнение к трем общим выходам, из LEs в пределах LAB выходит цепочка сигналов и цепочка сигналов регистров. Цепочка сигналов LUT позволяет собирать несколько LUTs в единую цепь каскадом в соответствии с требуемой разрядностью входных функций, но в пределах одного и того же самого LAB. Аналогично цепочки сигналов регистров позволяют формировать каскадную цепь из регистров в пределах того же самого LAB. Выход цепочки регистра позволяет LAB использовать LUTs только для отдельной комбинаторной функции, а регистр, можно использовать для выполнения регистра сдвига, не связанного с комбинаторной функцией. Эти ресурсы ускоряют подключения между LABs, при экономии локального ресурса связи.

Сигнал addnsub динамически управляет режимом работы сумматора/вычитателя в LE's, он сохраняет логические ресурсы, используя один набор LEs, чтобы осуществлять суммирование и вычитание.

\

Лекция 10 (Электронный вариант) Проектированние

Маршрут проектирования САПР.Схема маршрута проектирования и главное окно САПР

Выполнение лабораторных работ по проектированию цифровых устройств на основе САПР предусматривает изучение основных эта­пов проектирования (рис. 1.5) (маршрута автоматизированного проек­тирования) цифровых схем на ПЛИС — создание проекта, моделиро­вание, трассировка и верификация (этап создания файла конфигура­ции в данном пособии не рассматривается).

Рис. 1.5. Схема маршрута проектирования

Изучение методики проектирования производится на примере технологии использования системы автоматизированного проекти­рования ПЛИС Xilinx Foundation Series 3.1.i (далее - Системы).

Под проектом в Системе понимается совокупность файлов, содержащих следующую информацию: описание принципиальной схемы цифрового устройства, описание библиотечных элементов и параметрических модулей, размещение логических элементов на кристалле и связи между ними, временные параметры цифрового устройства, временные и топологические ограничения, отчеты о результатах размещения, трассировки и оптимизации, загрузочные файлы и др. Файлы размещаются в специальном каталоге, имя которо­го совпадает с именем проекта. Кроме того, имеется специальный файл имя_проекта.pdf, содержащий информацию о расположении проекта на диске, типе используемого кристалла ПЛИС, стандартных библиотеках и т. д.

Система проектирования автоматически создаст необходимые каталоги и файлы, установит связи со стандартными библиотеками логических элементов и откроет окно Project Manager — главное окно Системы - программы управления проектами (создание но­вого проекта, ввод и редактирование исходных описаний цифровых устройств, трансляция, моделирование, загрузка конфигурации, управление библиотеками элементов). В поле Flow данного окна представлено меню программы.

После загрузки программы управления проектами {Project Man­ager) система проектирования готова к вводу описания цифрового устройства.

Методика работы

Описание методики работы пользователя с Системой при про­ектировании цифровых схем.

Рассмотрение работы с Системой представлено следующими этапами:

1) создание и редактирование проекта;

2) логическое моделирование;

3) трассировка;

4) верификация.

Этапы работы с Системой, а также программные средства для реализации указанных этапов (входящие в состав Системы) приведе­ны в табл. 1.2.

Таблица 1.2

Этап	Программные средства
Создание и редактирование проекта	Project Manager. Схемотехнический редактор (Schematic Editor)
Логическое моделирование	Foundation Logic Simulator
Трассировка	Foundation Flow Engine
Верификация	Временное моделирование (Foundation Timing Simulator) Временной анализ (Timing Analyzer)

Первый этап работы с Системой — работа по построению проекта (создание и редактирование проекта). Создание проекта осуществляется непосредственно при запуске Project Manager — главного окна Системы (порядок запуска см. в п. 3.1). Редактирование производится посредством одного (или нескольких) редакторов:

• редактора HDL-кода (HDL Editor), позволяющего в текстовом ре­жиме осуществить ввод проекта на HDL;

• редактора диаграмм состояний (State Editor): в ходе работы с данным редактором осуществляется ввод проекта в алгоритмической форме в виде диаграмм состояний и соответствующих переходов между ними;

• схемотехнического редактора (Schematic Editor), позволяющего на основе библиотечных элементов ввести принципиальную схему устройства в интерактивном режиме.

Ввод и редактирование схемы проектируемого устройства (проекта) в рамках данной работы осуществляется посредством схемотехнического редактора. Работа с проектом осуществля­ется под управлением Project Manager, поэтому схемотехнический редактор вызывается посредством соответствующей пиктограммы.

Второй этап, логическое моделирование, позволяет проверить корректность логики работы проектируемого устройства. Проверка производится при использовании программы Foundation Logic Simu­lator, которая вызывается посредством пиктограммы из поля "Simula­tion".

Третий этап — трассировка (Implementation), заключается в преобразовании выходного формата схемотехнического редактора Schematic Editor в формат описания внутренней структуры ПЛИС. Данная операция вызывается путем активизации соответствующей пиктограммы (рис. 2.3). Указанная операция осуществляется посредством программы Foundation Flow Engine, которая выполняет следующие этапы (шаги):

■ трансляция (translation),

■ перевод (тар) проекта в базис ПЛИС,

■ размещение и трассировка (place & route),

■ распределение временных задержек (timing),

■ конфигурация (configure).

Четвертый этап — верификация. На данном этапе выполняется временной анализ (определение задержек в контрольных точках схемы) и временное моделирование проекта, с учетом времен­ных задержек внутри кристалла ПЛИС. Временное моделирование с учетом оценок задержек внутри ПЛИС (для каждой из версий проекта) производится посредством Foundation Timing Simulator. Данная программа вызывается при активизации поля ”Verification” .

Отметим также, что реализация проекта на основе IIЛИС осуществляется путем создания файла конфигурации [6], с последующей его загрузкой в кристалл ПЛИС. Для этого необходимо активизиро­вать поле “Programming” .

Таким образом, Система включает в себя:

• средства ввода и моделирования;

• средства трассировки и верификации.

К первым, в частности, относятся Schematic Editor и Foundation Logic Simulator, которые используются при вводе и редактировании проекта, а также при логическом моделировании.

Ко вторым относятся такие средства, как трассировщик Foundation Flow Engine и топологические редакторы — Floorplaner и FPGA Editor.

Приведем описание функций, выполняемых посредством указанных программных средств.

Схемотехнический редактор (Schematic Editor)

Построение проектов цифровых схем осуществляется посредством схемотехнического редактора Schematic Editor, который позволяет ввести принципиальную схему устройства в интерактивном режим через главное меню данного редактора.

Информационное обеспечение схемотехнического редактора САПР. Информационное обеспечение схемотехнического редактора САПР составляет номенклатуру логических элементов различного уровня (порядка 200 наименований), выполняемых ими функций, а также количество соответствующих программируемых компонент ПЛИС (см. п. 1.1), необходимых для реализации заданных функций.

Назначение информационного обеспечения топологической редактора САПР - реализация информационных потребностей проек­тировщика и всех программ, включенных в Систему. Основная его функция - ведение информационного фонда, т.е. обеспечение создания, поддержки и организации доступа к данным.

Постоянным хранилищем данных, составляющим основу базы данных информационного обеспечения топологического редактора САПР, является библиотека логических элементов различного уровня (далее — библиотечные элементы).

Проектировщику предоставляется возможность выбора элементов, необходимых для реализации схемы, из библиотеки. Выбор производится при обращении к пункту Mode/Symbols в главном меню, либо путем активизации соответствующей пиктограммы .

Библиотечные элементы, часто используемые при построении проектов в САПР, условно подразделяются на следующие группы [8]:

1) комбинационные схемы;

2) триггерные схемы;

3) регистры, коммутаторы, счетчики, арифметико-логические устройства;

4) связь с выводами микросхемы;

5) прочие элементы.

При описании номенклатуры библиотечных элементов в скоб­ках вида

{ } приводятся обязательные параметры в названии библио­течных элементов, а в скобках вида <> — не обязательные.

Группа комбинационных схем включает в себя следующие эле­менты: И(НЕ), ИЛИ(НЕ), НЕ, сумма по модулю 2.

Элемент И(НЕ) выполняет функцию конъюнкции (прямую и инверсную) и обозначается в виде

<C>AND{X}<BY>,

где X — число входов от 2 до 9,

С: =N, если реализуется инверсная функция конъюнкции;

=W, если реализуется функция "монтажного И";

BY: Y — число инверсных входов, Y<X;

В — признак наличия инверсных входов.

Моделирование проекта

Этап логического моделирования проектов осуществляется на базе программы Foundation Logic Simulator. Данная программа позволяет осуществить функциональное моделирование проекта, а также временное моделирование с учетом задержек распространения сигналов по кристаллу. Результат моделирования с задержками полностью имитирует реальную картину работы ПЛИС в устройстве. Это обстоятельство практически исключает необходимость отладки кри­сталла на плате.

Моделирование с учетом задержек распространения сигналов по кристаллу — временное моделирование — производится при использовании программы Foundation Timing Simulator, интерфейс которой идентичен интерфейсу программы Foundation Logic Simulator. При использовании указанной программы осуществляется имитация работы сконфигури­рованной ПЛИС Хilinх в реальном устройстве с учетом задержек элементов КЛБ, межсоединений и БВВ. Данная программа может быть использована только при прохождении этапа трассировки который кратко описан в п. 2.5.

Трассировщик (Foundation Flow Engine)

Моделирование проекта, реализованного на базе ПЛИС производится путем трансляции выходного формата схемотехнического редактора Schematic Editor в формат описания внутренней структуры ПЛИС Хilinх. Указанная процедура осущест­вляется посредством трассировщика Foundation Flow Engine, который представляет собой набор трансляторов и программ .

На этапе “Translate” производится оценка емкостной сложности проектируемого устройства по числу задействованных логических элементов — КЛБ (F, G, Н, D-триггеров и буферных элементов, см. рис. 1.3) и элементов внутри БВВ (см. рис. 1.2).

На этапе “Map” осуществляется сопоставление каждому логи­ческому элементу проектируемого модуля генераторов функций внутри КЛБ .

На этапе “Place&Route” выполняется размещение сконфигури­рованных ГФ по площади кристалла и их соединение между собой.

Этап “Timing” предусматривает расчет временных констант, необходимых для временного моделирования работы проектируемого устройства на ПЛИС.

САПР: Обзор продукции

Программное обеспечение Foundation Series

ПО Foundation Series было разработано с целью предоставить пользова­телю полный самодостаточный пакет программных средств для проектиро­вания ПЛИС фирмы «Xilinx». Для достижения этой цели к трассировщику из пакета Alliance Series были добавлены средства схемного ввода, моделирова­ния, а так же редактор HDL (Abel. VHDL, Verilog) и средства синтеза из HDL.

Основные модули пакета Foundation Series

Project Manager— графическое средство управления файлами проекта и основными модулями пакета.

Synthesis Constraints Editor — редактор ограничений, накладываемых на проект, написанный на VHDL/Verilog, перед синтезом. ■. - Synthesis Timing Analyzer — анализатор временных параметров синте­зированных проектов.

Synopsys FPGA Express Synthesis — программа синтеза проектов, напи­санных на VHDL/Verilog.

HDL Design Tools — набор утилит для упрощения ввода проекта на языках высокого уровня VHDL/Verilog, включающий в себя текстовый ре­дактор, мастер готовых шаблонов основных конструкций языка, проверку синтаксиса, редактор диаграмм состояний.

ABEL Synthesis — модуль синтеза проектов, написанных на Abel.

Schematic Editor — графический редактор позволяющий вводить про­екты в схемном виде на основе библиотек логических элементов (простые вентили, регистры, счетчики, элементы памяти и т.д.).

Simulator (Functional and Timing) — графический редактор, позволяю­щий произвести моделирование до трассировки и после.

Design Manager — интерфейсный модуль, осуществляющий управле­ние всеми средствами автоматической трассировки и дающий пользовате­лю доступ к ним.

Flow Engine — отображает и выполняет все этапы по размещению про­екта в кристалл, состоящие из трансляции входного файла универсально­го формата во внутренний формат; разбиения логики по КЛБ; размещения по кристаллу элементов логики и связей; создания конфигурационного файла для загрузки в кристалл; создания отчета о статических временных параметрах и создания файла для моделирования с учетом временных за­держек в форматах VHDL, Verilog, EDIF или XNF;

LogiBLOX — графическое средство создания параметризованных и оптимизированных под конкретную архитектуру логических элементов (счетчики, память, регистры, мультиплексоры и т.д.).

CORE Gen — встроенный модуль генерации параметризованных и оптимизированных под конкретную архитектуру модулей, выполняющих сложные функции, например такие модули, как корреляторы, фильтры, спектральные преобразования, элементарные блоки ЦОС и т.д.

Floorplanner — графическое средство, позволяющее контролировать процесс автоматического размещения логики в кристалл FPGA или пол­ностью «вручную» произвести размещение;-

[/' FPGA Editor — графическое средство, позволяющее просмотреть и отредактировать результаты размещения логики и связей, а также «вруч­ную» спроектировать кристалл FPGA на уровне КЛБ и линий связи; V Hardware Debugger — программа загрузки и верификации проекта с компьютера.

PROM Files Formatter — программа создания конфигурационного файла для хранения в последовательных или параллельных ПЗУ. Доступ­но три формата: MCS, ЕХО, ТЕХ. Для микропроцессорной загрузки фор­мируется файл в формате ТЕХ.

Конфигурации ПО Foundation Series

Данный пакет проектирования включает в себя комплекс средств, позволяющих осуществить разработку ПЛИС фирмы «Xilinx», начи­ная от описания внутреннего содержимого устройства до загрузки кон­фигурации ПЛИС и отладки непосредственно на печатной плате. Па­кет Foudation Series версии З.П обеспечивает поддержку всех се­мейств ПЛИС фирмы «Xilinx» типа FPGA.

В настоящий момент поставляется четыре основные конфигурации программного обеспечения Foundation Series, различающиеся по своим функциональным возможностям и, соответственно, стоимости (Рис. 2): Base (FND-BAS), Base Express (FND-BSX), Express (FND-EXP), Elite (FND-ELI).

Конфигурации отличаются логическим объемом поддерживаемых кристаллов, модулями ввода проекта и стоимостью. Перечень поддер­живаемых кристаллов и включенных модулей представлен в Табл. 19.

Системные требования

• Операционная система:

• Windows NT 4.0 SP5,

• Windows 2000,

• Windows 98SE.

• Платформа:

• PC Intel Pentium или совместимая,

• Оперативная память (минимум) 32 Мбайт.

• CD-ROM ISO9669 совместимый.

• Монитор SVGA (рекомендуемое разрешение 1024X768).

Программное обеспечение Alliance Series

Пакет программного обеспечения Alliance Series разработан для поль­зователей, использующих системы автоматизированного проектирова­ния для своих разработок, следующих фирм: «Aldec», «Cadence», «Simplicity», «Mentor Graphics», «Synopsys» и другие. Alliance Series включает в себя программу трассировки ПЛИС, схемные библиотеки и интерфейсы под САПР перечисленных фирм и воспринимает файлы в формате EDIF, SDF, XNF, VITAL и STAMP. В отличие от Foundation Series не содержит собственного редактора схемного и текстового ввода проекта и моделирования.

Основные модули программы трассировки

Design Manager — интерфейсный модуль, осуществляющий управле­ние всеми средствами пакета Alliance Series и дающий пользователю до­ступ к ним для загрузки проекта из САПР других фирм в Alliance Series и размещения его в ПЛИС фирмы «Xilinx».

Flow Engine — отображает и выполняет все этапы по размещению про­екта в кристалл, состоящие из трансляции входного файла универсального

		Утилиты	Утилиты
	VHDL	VHDL	VHDL
Schematic	Schematic	Schematic	Schematic
Simulator	Simulator	Simulator	Simulator
ABEL-HDL	ABEL-HDL	ABEL-HDL	ABEL-HDL
CPLD/FPGA до 200C тыс гтенгилей	CPLD/FPGA до 200 тыс. вентилей	CPLD/FPGA до 1 млн вентилей	CPLD/FPGA без ограничений по вентилям

Рис. 2. Основные конфигурации пакета Foundation

Series Таашци 19. Отличия различных конфигураций пакета Foundation Series

Модуль	Foundation Series
	FND-BAS-PC	FND-BSX-PC	FND-EXP-PC	FND-ELI-PC
Схемный ввод	Aldec Schematic
Текстовый ввод	Abel	Abel/VHDL/Verilog
Редактор состояний	Aldec	Aldec	Aldec	Aldec
Компышер	PC	PC	PC	PC
Моделиронапие па вешильмом уровне			+	+
Моделирование VHDL Verilog	MT1*	MTI*	MTI*	MTI*
Синтсчаюр HDL кода FPGA Express		\	+	+
Редактор ограничении		i		+
Планировщик кристалла			+	+
CPLD ChipViewer		-+-		+
Авюмагическая рачводка кристалла			+	+
Ручная рачводка		+	+	+
Гснераюр логических ядер			-	+
Конфигурирование с компьютера	-		+	+
Архивация проектов	-t-

Модуль	Foundation Series
	FND-BAS-PC	FND-BSX-PC	FND-EXP-PC	FND-ELI-PC
Кристаллы
Virtex (XCV50)	+
Virtex(floXCVlOOO)	—	—	+	+
VirtexE (XCV50E)	+	+	+	+
VirtexE(floXCVlOOOE)	—	—	+	+
VirtexE (до XCV3200E)	—		—	-
VirtexEM	—	—	+	4
Virtex-II (XC2V80)	>-	+	+	+
Virtex-II (доХС2У1000)	—			+
Virtex-II (до XC2V10000)	—	—	—	+
Spartan		+	+	+
SpartanXL	t		+	+
Spartan2		+	+	+
XC9500/XL/XV	+	+	a.	+
XC4000E/L/EX	+
XC4000XL/XLA(flO 4020)	+	+	+	+
XC4000XL/XLA(bcc)	—	—		+
XC4000XV	-	—	+	+
XC3000A/L
XC3100A/L	+	T	+	+
XC5200	+	+		+

MTI — программное обеспечение MmlclSini. В соеiаи пакетов включена версия MoclelSim Starter, поз­воляющая моделировать HDL-код объемом не более 500 строк. При превышении лимита программа ра­ботает на порядок медленнее. 11олнофункпиона.|ьныи пакет ModelSim XE поставляется отдельно.

формата во внутренний формат; разбиения логики по КЛБ; размещения по кристаллу элементов логики и связей; создания конфигурационного файла для загрузки в кристалл; создания отчета о статических временных параме­трах и создания файла для моделирования с учетом временных задержек в форматах VHDL, Verilog, EDIF или XNF.

LogiBLOX— графическое средство создания параметризованных и оп­тимизированных под конкретную архитектуру логических элементов (счетчики, память, регистры, мультиплексоры и т.д.).

CORE Gen — встроенный модуль генерации параметризованных и оп­тимизированных под конкретную архитектуру модулей, выполняющих

сложные функции, например такие модули, как корреляторы, фильтры, спектральные преобразования, элементарные блоки ЦОС и т.д.

Floorplanner — графическое средство, позволяющее контролировать процесс автоматического размещения логики в кристалл FPGA или полно­стью «вручную» произвести размещение.

FPGA Editor — графическое средство, позволяющее просмотреть и от­редактировать результаты размещения логики и связей, а также «вручную» спроектировать кристалл FPGA на уровне КЛБ и линий связи.

Hardware Debugger — программа загрузки и верификации проекта с компьютера.

PROM Files Formatter — программа создания конфигурационного файла для хранения в последовательных или параллельных ПЗУ. Доступно три формата: MCS, ЕХО, ТЕХ. Для микропроцессорной за­грузки формируется файл в формате ТТХ.

Конфигурации пакета

Alliance Series поставляется в двух конфигурациях: Standard; Elite. Конфигурации отличаются логическим объемом поддерживаемых кристаллов и стоимостью. Перечень кристаллов представлен в Табл. 20.

Таблица 20. Отличия различных конфигураций пакета Alliance Series

Модуль	Alliance Series
	ALI-STD	ALI-ELI
Схемный ввод	—	—
Текстовый ввод	—	—
Редактор состояний	—	—
Компьютер	PC/UNIX	PC/UNIX
Моделирование на вентильном уровне	_	—
Моделирование VHDL/Verilog	MTI*	MTI*
Синтезатор HDL кода FPGA Express	—	—
Редактор ограничений	+	+
Планировщик кристалла	+	+
CPLD ChipViewer	+	+
Автоматическая разводка кристалла	+	+
Ручная разводка	+	+
Генератор логических ядер	+	+
Конфигурирование с компьютера	+	+
Работа из командной строки	+	+
Архивация проектов	+	+

Таблица 20 (окончание)

Модуль	Alliance Series
	ALI-STD	ALI-ELI
Кристаллы
Virtcx(XCVSO)		+
Virtcx (до XCVI000)	+	+
VirtcxE (XCV50E)	+	-
VirtcxE (до XCV1000E)	-
VirtexE (до XCV3200E)	—	+
VirtexEM	+
Virtcx-II (;ioXC2V!000)	+
Virtcx-ll (до XC2V10000)	—	+
Spartan		+
SpartanXL
Spartan2	f
XC9500	-4-	-
XC9500XL
XC9500XV	+	+
XC4000E/L/EX	+
ХС4000ХЬ'ХЬА(до 4020)		+
XC4000XL/XLA (вес)	+	+
XC4000XV		+
XC3000A/L	+	+
XC3100A/L	+	+
XC5200

Системные требования

• Операционная система:

• Solaris 2.6/2.7,

• HP-UX 10.20 и 11.00,

• Windows NT 4.0 SP5,

• Windows 2000,

• Windows 98SE.

• Платформа:

• PC Intel Pentium или совместимая,

• Sun SPARCstation или HP/UX.

• Оперативная память (минимум) 32 Мбайт

• Рабочая станция — 64 Мбайт.

• CD-ROM ISO9669 совместимый.

• Монитор SVGA (рекомендуемое разрешение 1024X768).

Программное обеспечение WebPACK

WebPACK— набор бесплатных программных модулей, доступных для скачивания с WWW-сервера компании «Xilinx». Данные программные мо­дули содержат средства проектирования ПЛИС CPLD серии ХС9500 и CoolRunner. Перед скачиванием необходимо зарегистрироваться по адре­су: www.xilinx.com/sxpresso/webpack.htm.

Фирма «Xilinx» выпустила очередную редакцию WebPACK: WebPACK ISE V3.2i WP3.0. Список входящих в нее утилит:

webpack_design_entry.exe — в этом файле находятся модули схемного и текстового ввода, интерфейсы к остальным модулям WebPack и другим си­стемам проектирования, включая утилиту по трансляции проектов из Altera MAX+PlusII;

webpack_cpldjltter.exe — в этом файле находится модуль ХС9500 Fitter Tools, который включает в себя программу автоматической трассировки CPLD серии ХС9500 (fitter), редактор временных и топологических огра­ничений (Constraints Editor);

webpack_xplajitter.exe — в этом файле находится модуль CoolRunner Fitter Tools, который включает в себя программу автоматической трасси­ровки CPLD серии CoolRunner (fitter), редактор временных и топологиче­ских ограничений (Constraints Editor);

webpack_spartan2.exe — в этом файле находятся модули для автомати­ческой трассировки и отладки кристаллов семейства Spartan-II и кристал­ла XCV300E;

webpack_programmer.exe — в этом файле находится модуль JTAG Programmer, который включает в себя утилиту программирования CPLD серии ХС9500 из PC посредством загрузочного кабеля;

webpack_xplajjrogrammer.exe — в этом файле находится модуль XPLA PC-ISP3 Programmer, который включает в себя утилиту программирова­ния CPLD серии CoolRunner из PC посредством загрузочного кабеля;

webpack_mxe_simulator.exe — в этом файле находится модуль ModelSim XE Starter, предназначенный для моделирования проекта до и после трассировки; webpack_hdlbencher.exe — в этом файле находится утилита по написа­нию тестовых воздействий для моделирования в ModelSim;

webpack_statecad.exe — в этом файле находится модуль редактора состояний;

webpack chipviewer.exe — в этом файле находится модуль CPLD Chip Viewer, который включает в себя программу просмотра топологии CPLD;

webpack_ecs_cpldlib.exe — в этом файле находятся библиотеки для схемного ввода.

Требования, предъявляемые к PC:

• ЦП не хуже Pentium 75 МГц;

• ОЗУ не менее 16 Мбайт;

• свободного места на диске — не менее 60 Мбайт.

Программное обеспечение WebFitter

WebFitter — программа трассировки кристаллов CPLD серии ХС9500 — свободно доступная через Internet. Программа работает на сервере ком­пании «Xilinx» и представляет собой последнюю версию трассировщика CPLD-кристаллов, который поставляется в составе пакетов Foundation и Alliance Series. Для доступа к данной программе необходимы программы Netscape Communicator 4.0 (или новее) или Microsoft Internet Explorer 4.0 (или новее). При использовании Netscape в меню Edit->Preferences->Advanced необходимо пометить опцию Enable JavaScript. При использо­вании Internet Explorer в меню View->Internet Options->Security-> Custom необходимо пометить опцию Enable Active Scripting. Подробную информа­цию можно посмотреть по адресу: www.xilinx.com/sxpresso/webfitter.htm. В Табл. 21 представлены свойства ПО WebFitter.

Таблица 21. Свойства программы WebFitter

Поддерживаемые кристаллы	ХС9500 (5 B),XC9500XL (3.3 В) и XC95OOXV (2.5 В) CPLD
Форматы входных файлов	VHDL, Verilog, ABEL, EDIF. TDF, NCR и XNF
Файлы ограничений	Поддерживаются
Доступные параметры кристаллов	Емкость, корпуса, быстродействие
Выходные файлы	Отчет о чадержках, отчет о трассировке, загрузочный файл конфигурации (JEDEC), файл для моделирования с учетом трассировки (VHDL, Verilog или ED1F)