Состав семейства

ПЛИС Virtex-5 подсемейства, отличающиеся соотношением логических ресурсов, памяти, блоков DSP, наличием процессорных ядер и высокоскоростных приемопередатчиков. В настоящее время доступно первое из подсемейств — Virtex-5LX. Сведения о нем приведены в таблице 2.

Таблица 2. Ресурсы ПЛИС семейства Virtex-5LX

Примечание: каждая секция Virtex-5 содержит 4 LUT и 4 триггера (в Virtex-4 — 2 LUT и 2 триггера)

Можно заметить, что в связи с «укрупнением» секции действительное число триггеров и LUT в кристалле можно получить, умножив количество секций на 4 (а не на 2). Таким образом, наибольшее количество триггеров, доступное в семействе, — 207 360. Тем не менее, в обозначение ПЛИС входит число 330, которое призвано соответствовать числу логических ячеек. Налицо некоторая путаница, для прояснения которой необходимо обратиться к понятию «стандартная логическая ячейка» и вспомнить архитектуру LUT в Virtex-5. Дело в том, что за понятием «стандартная логическая ячейка» стоит 1 триггер и 4-входовая LUT. Очевидно, что такое же количество связок «триггер + 6-входовая LUT» сможет обеспечить существенно большую функциональность. Для отражения данного факта Xilinx предлагает некую собственную методику пересчета имеющихся 6-входовых LUT в «эквивалентные ресурсы». При этом физически реализованные 207 тыс. ячеек в сочетании с выделенными аппаратными ресурсами рассматриваются как 330 тыс. «эквивалентных». Разумеется, такой подход выглядит неоднозначно и дает повод для критики, поскольку формально число «физических» триггеров в полтора раза меньше числа в обозначении ПЛИС. Однако следует еще раз подчеркнуть, что оценка современных high-end FPGA является достаточно сложным и длительным процессом, где требуется учесть множество факторов. С учетом достаточно высокой цены высокопроизводительных ПЛИС изучение их технических характеристик попросту не может ограничиваться изучением таблицы со сводной информацией. Перед выполнением сложных и высокоскоростных проектов рекомендуется проводить предварительные исследования при помощи пакетов моделирования цифровых устройств (таких как ModelSim) и всесторонне изучить характеристики выбранной ПЛИС до ее непосредственного приобретения.

Производительность

Для оценки производительности ПЛИС Virtex-5 воспользуемся тем же набором синтетических тестов, который был приведен автором в одной из предыдущих публикаций [1] для оценки производительности ПЛИС Virtex предыдущих семейств.

Набор тестов состоит из простого 16-разрядного счетчика, 16-разрядного АЛУ, выполняющего элементарные арифметические и логические операции над двумя операндами, и блока цифровой обработки, выполняющего перемножение 18-разрядных операндов с накоплением в 48-разрядном аккумуляторе. Результаты работы САПР приведены после этапа Translate, который дает верхнюю оценку тактовой частоты без учета задержек на трассировочных линиях. ПЛИС Virtex-5, как и прочие FPGA Xilinx, имеют так называемую speed grade, которая представляет собой интегральную оценку скорости микросхемы. ПЛИС с большим классом допускает большие тактовые частоты.

Можно отметить, что счетчик на Virtex-5 перешагнул барьер в 500 МГц (хотя и всего на 1 МГц), а операции «умножение с накоплением» можно выполнять на частотах 300–400 МГц. В данном тесте использовалась схема синхронного сброса аккумулятора, которая несколько снизила тактовую частоту по сравнению с заявленной производителем частотой 550 МГц, теоретически достижимой на выделенных умножителях (рис. 8).

Рис. 8. Тактовая частота проектов в ПЛИС семейства Virtex-5 (МГц) для различных классов скорости

При практической работе с высокопроизводительными ПЛИС имеет смысл уделять серьезное внимание алгоритмам трассировки и соответствующему размещению отдельных блоков на кристалле. Хорошие результаты получаются при использовании САПР PlanAhead, которая представляет собой один из новых продуктов Xilinx.