5. Основные элементы эвм

Архитектурой компьютера считается его представление на некотором общем уровне, включающее описание пользовательских возможностей программирования, системы команд, системы адресации, организации памяти и т.д. Архитектура определяет принципы действия, информационные связи и взаимное соединение основных логических узлов компьютера. Общность архитектуры разных компьютеров обеспечивает их совместимость с точки зрения пользователя.

При рассмотрении структуры любой ВМ обычно проводят ее детализацию. Как правило, в структуре ВМ выделяют следующие структурные единицы: устройства, узлы, блоки и элементы. Такая детализация соответствует вполне определенным операциям преобразования информации, заложенным в программах пользователей.

Нижний уровень обработки реализуют элементы. Каждый элемент предназначается для обработки единичных электрических сигналов, соответствующих битам информации. Узлы обеспечивают одновременную обработку группы сигналов - информационных слов. Блоки реализуют некоторую последовательность в обработке информационных слов - функционально обособленную часть машинных операций (блок выборки команд, блок записи-чтения и др.). Устройства предназначаются для выполнения отдельных машинных операций и их последовательностей.

По своему назначению элементы делятся на формирующие, логические и запоминающие.

К формирующим элементам относятся различные формирователи, усилители, усилители-формирователи и т.п. Данные элементы служат для выработки определенных электрических сигналов, восстановления их параметров (амплитуды, полярности, мощности, длительности).

В каждой ВМ имеются специальные блоки, формирующие сигналы тактовой частоты, серии синхронизирующих и управляющих сигналов, координирующих работу всех схем ВМ. Интервал времени между импульсами основной частоты называется тактом. Длительность такта является важной характеристикой ВМ, определяющей ее потенциальную производительность. Время выполнения любой операции ВМ связано с определенным числом тактов.

Простейшие логические элементы преобразуют входные сигналы в соответствии с элементарными логическими функциями. В свою очередь, полученные сигналы могут формировать следующий уровень сигналов и т. д. Сложные преобразования в соответствии с требуемыми логическими зависимостями могут приводить к построению многоуровневых схем. Каждая такая схема представляет собой композицию простейших логических схем.

Запоминающим элементом называется элемент, который способен принимать и хранить код двоичной цифры (единицы или нуля). Элементы памяти могут запоминать и сохранять исходные значения некоторых величин, промежуточные значения обработки и окончательные результаты вычислений. Только запоминающие элементы в схемах ВМ позволяют проводить обработку информации с учетом ее развития.

В самом низу иерархической схемы построения компьютера находится цифровой логический уровень. Рассмотрим основные элементы, из которых конструируются компьютеры.

1. Триггер.

• Триггер – это устройство, которое имеет два устойчивых состояния. В одном из устойчивых состояний триггер может находиться неограниченно долгое время, до тех пор, пока на него не воздействует другой входной сигнал. При поступлении такого сигнала триггер (Тг) скачком переходит в другое устойчивое состояние. В вычислительной технике одно устойчивое состояние условно принимается за 1, а другое за 0.

Способность триггера устойчиво сохранять свое состояние сделало возможным использовать триггер в качестве простейшего запоминающего элемента (ЗЭ). Схемы с памятью являются сложными преобразователями информации. Наличие памяти в схеме позволяет запоминать промежуточные состояния обработки и учитывать их значения в дальнейших преобразованиях. В связи с успешным применением микроэлектроники в схемах основных устройств ВМ (процессоров и оперативной памяти) исчезли в качестве запоминающихся элементов схемы, использующие остаточную намагниченность, - ферритовые сердечники.

В общем случае триггер должен иметь вход R (Reset - сброс) для установки элемента в "нулевое состояние" и вход S (Sеt - установка) - для установки элемента в "единичное" состояние. При отсутствии сигналов R=S=0 элемент должен сохранять свое состояние до тех пор, пока не будут получены новые сигналы на входе R или S. Условия работы триггера могут быть представлены в виде таблицы переходов (табл. 2.2), представляющей собой модификацию таблицы истинности.

Табл. 2.2 Условия работы триггера

R	S	Q	_ Q
0	0	Хранение бита
0	1	1	0
1	0	0	1
1	1	Запрещено

RS-триггер нашел широкое распространение в схемах ВМ. Одиночные триггеры этого типа часто используются в различных блоках управления. В асинхронных RS-триггерах имеется один существенный недостаток, обусловленный самой логикой их построения (см. табл. 2.2), т.е. в них сигналы R и S должны быть разнесены во времени. Дополнение этого триггера комбинационными схемами синхронизации на входе и выходе позволяет получить триггеры с более сложной логикой работы: синхронные RS-триггеры, Т-, JK-, D- триггеры и целый ряд комбинированных RST-, JKRS-, DRS-триггеров.

Прописные буквы в названиях триггеров обозначают:

• R (Reset - сброс) - вход установки триггера в нулевое состояние Q=0;

• S (Set - установка) - вход установки триггера в единичное состояние Q=1;

• Т (Toggle - релаксатор) - счетный вход триггера;

• J (Jerk - внезапное включение) - вход установки JK-триггера в единичное состояние Q=1;

• К (Kill - внезапное выключение) - Q=0;

• D (Delay - задержка) - вход установки триггера в единичное или нулевое состояние на время, равное одному такту.

Двухкаскадная схема RS-триггера нашла наиболее широкое применение для построения n-разрядных схем запоминания - всевозможных регистровых схем. Наиболее сложным типом триггера является JK-тригтер. Он, по существу, является объединением двухтактного RS- и Т- триггеров.

D-триггер обычно строится на основе двухтактного RS- или JK-тригера. Он предназначается для хранения состояния (1 или 0) на один период тактовых импульсов (с задержкой на 1 такт). Все перечисленные элементы памяти позволяют хранить одну единицу информации - бит или одну двоичную цифру.

Рассмотрим подробнее RS триггер. Триггер имеет два симметричных входа (R,S) и два симметричных выхода (Q,¬Q), триггер может быть выполнен на двух вентилях ИЛИ-НЕ либо И-НЕ.

Состояние выходов триггера зависит от того, в какой последовательности на входы подаются комбинации входных сигналов, каково было предшествующее состояние триггера.

Переходы триггера из исходного состояния (в триггер записан 0) в состояние записи 1 в триггер, а затем сброса 1 в триггере описаны в табл. 2.3. Состояние выхода Q рассматривается в текущий момент времени t (на входе триггера появился единичный сигнал) и последующий момент времени t+1 (время, необходимое для перехода триггера в устойчивое состояние).

Табл. 2.3

№ состояния	Входы		Выход		Состояние триггера
	R	S	Qt	Q t+1
1	0	0	0	0	Исходное, в Тг записан 0
2	0	1	0	1	Запись 1, подача сигнала на запись
3	0	0	1	1	Хранение 1, сняли сигнал записи 1
48	0	1	1	1	Повторная запись 1, подача сигнала записи
5	1	0	1	0	Выдача сигнала на сброс 1, подача сигнала сброс
6	0	0	0	0	Переход в исходное состояние, сохранение 0
7	1	0	0	0	Повторная запись 0, подача сигнала сброс
8	1	1	-	-	Состояние неустойчивое, неопределенно

.

Содержание таблицы расшифровывается следующим образом. Элемент памяти может сохранять значение Q_t=0 или Q_t=1 в зависимости от установки ранее установленного состояния. При отсутствии входных сигналов на входах R и S (R =0 и S =0) значения Q_t+1 в 1-ой и 6-ой строках таблицы в точности повторяют значения Q_t. При поступлении сигнала R=l (сигнала установки "нуля") элемент независимо от своего состояния принимает значение, равное нулю, Q_t+1=0 (состояния 5, 7). Если же на вход S поступает сигнал установки "единицы" (S=1), то Q_t+1=1 независимо от предыдущего состояния Q_t. Одновременное поступление сигналов на входы R и S является запрещенной ситуацией, так как она может привести к непредсказуемому состоянию. В схемах формирования сигналов R и S должны быть предусмотрены блокировки, исключающие их совпадения, S=R=1.

На рис. 2.16 приводятся схемы RS триггера на основе вентилей ИЛИ-НЕ для состояний 1 и 5 с учетом переходных процессов в триггере. Рассмотрим эти состояния более подробно.

Состояние 1 - запись 1 в триггер:

1. исходное состояние - S=R=Q_t=0, ¬Q_t=1;

2. в момент времени t на вход триггера подается сигнал S=1;

3. в момент времени t+1 на выходе вентиля ИЛИ-НЕ со входами S=1, Q_t= 0 после выполнения логической операции ИЛИ-НЕ появляется 0, т.е. ¬Q_t+1=0 (стрелка 1) на рис.2.16);

4. на выходе вентиля ИЛИ-НЕ со входами R= ¬Q_t+1= 0 после выполнения логической операции ИЛИ-НЕ появляется 1, т.е. Q_t+1 =1 (стрелка 2) на рис.2.16);

Состояние 5- запись 0 в триггер:

1. исходное состояние - S=R= ¬Q_t=0, Q_t=1;

2. в момент времени t на вход триггера подается сигнал R=1;

3. в момент времени t+1 на выходе вентиля ИЛИ-НЕ со входами R=1, ¬Q_t= 0 после выполнения логической операции ИЛИ-НЕ появляется 0, т.е. Q_t+1=0 (стрелка 3) на рис.2.16 );

4. на выходе вентиля ИЛИ-НЕ со входами S=Q_t+1= 0 после выполнения логической операции ИЛИ-НЕ появляется 1, т.е. ¬Q_t+1 =1 (стрелка 4) на рис.2.16).

Передача значения Q между моментами времени t и (t+1) осуществляется обычно с применением двухступенчатой памяти и синхронизирующих импульсов (СИ).

2. Регистры.

При построении ВМ широко используются функциональные схемы, обеспечивающие операции хранения и преобразования информации над группами битов (машинными словами). Такие сложные схемы называются узлами. К типовым узлам относят: регистры, счетчики, сумматоры. Все они также принадлежат к регулярным структурам, состоящим из одинаковых параллельно работающих одноразрядных схем.

Регистры самые распространенные узлы ЭВМ.

• Регистром называют узел, предназначенный для приема, временного хранения и выдачи одного машинного слова.

Регистры используются также для выполнения некоторых операций над словами: сдвиг слова на определенное число разрядов вправо или влево, образование обратного кода числа, выполнение логических операций над несколькими словами, преобразование последовательного кода слова в параллельный и обратный код и ряд других операций. Эти дополнительные функции регистров обеспечиваются путем усложнения схем хранения, выбора более сложных триггеров и подключения дополнительных логических схем на их входах и выходах.

Регистры строятся на различных элементах, имеющих два устойчивых состояния, чаще всего это триггера. Таким образом, регистры представляют собой совокупность триггеров, число которых соответствует числу разрядов в слове, и вспомогательных схем, обеспечивающих выполнение различных операций над словом.

Регистры классифицируются по способам приема и выдачи данных, по количеству каналов передачи слов (парафазные - передается прямой и инверсный код каждого разряда числа и однофазные - передается один из кодов числа), по способу тактирования (однотактные и многотактные).

По способам приема и выдачи данных регистры делятся на:

• параллельные (статические). В них прием и выдача слов производятся по всем разрядам одновременно по собственным шинам для каждого разряда. Основная функция - хранения слова, поразрядные операций над словами;

• последовательные (сдвигающие). В них слова принимаются и выдаются разряд за разрядом, их называют сдвигающими, поскольку тактирующие сигналы перемещают слова в разрядной сетке;

• последовательно- параллельные регистры имеют одновременно входы последовательного и параллельного приема (выдачи) слов и могут выполнять взаимные преобразования последовательных кодов в параллельные и наоборот.

Рассмотрим схему параллельного парафазного регистра, используемого для запоминания двоичного трехразрядного числа рис. 2.17.

Регистр состоит из триггерных ячеек и схем совпадений, которые служат для управления приемом и выдачей числа. Каждая триггерная ячейка предназначена для запоминания одного разряда числа. Предварительно перед установкой кода на регистр на все разряды входов R триггеров подается сигнал сброса (Установ «0»), переводящий все триггеры в состояние «0» (очистка регистра). Информация в регистр записывается под действием сигнала «Запись», подаваемого на один из входов схем &₁, на второй вход схем &₁ подаются разряды числа X_i (i - номер разряда) , представленные высокими (1) и низкими (0) потенциалами (наличие или отсутствие импульса). С поступлением импульса приема числа (записи) открываются те схемы &₁, на входы которых подан высокий потенциал, и соответствующие триггеры переходят в состояние «1».

Для чтения числа, записанного в регистре в прямом коде, на входы схем совпадения &₂ ,подключенных к выходам Q триггеров, подается импульс выдачи числа («Чтение прямой код»). При этом сигналы, соответствующие коду «1», появляются на выходах тех схем совпадений &₂ , на которые подаются высокие потенциалы с выходов триггеров, находящихся в единичном состоянии. При подаче сигнала « Чтение обратный код» на входы схем совпадения &₃ число снимается в обратном коде. Если оба эти сигнала поступают одновременно, то считывается парафазный код хранящейся информации.

Более сложная логика на входе и выходе запоминающих элементов позволяет строить сдвигающие регистры.