2. Блочная организация основной памяти

Емкость основной памяти современных ВМ слишком велика, чтобы ее можно было реализовать на базе единственной интегральной микросхемы (ИМС). Число битов, которое можно вместить на одну микросхему постоянно увеличивается, обычно в два раза каждые 18 месяцев (закон Мура), но оно может не совпадать с разрядностью слов ВМ.

Увеличение разрядности ЗУ осуществляется за счет объединения адресных входов объединяемых микросхем ЗУ. Полученную совокупность микросхем называют модулем памяти. Один или несколько модулей образуют банк памяти.

Для получения требуемой емкости ЗУ несколько банков меньшей емкости объединяют определенным образом. В общем случае основная память ВМ практически всегда имеет блочную структуру. На рис.4.4 приведен пример памяти емкостью 512 слов (2⁹), построенной из четырех банков по 128 слов в каждом. Для обращения к ОП используется 9-разрядный адрес. Номер банка памяти определяют два старших разряда (А₈, А₇), выбор банка обеспечивается дешифратором номера банка. Семь младших разрядов (А₆-А₀) поступают параллельно на все банки памяти и выбирают в каждом из них одну ячейку. Емкость ЗУ равна суммарной емкости составляющих, быстродействие – быстродействие отдельного банка.

3. Организация микросхем памяти

Интегральные микросхемы (ИМС) памяти организованны в виде матрицы ячеек, каждая из которых состоит из одного или более запоминающих элементов (ЗЭ) и имеет свой адрес. Каждый ЗЭ способен хранить один бит информации.

При матричной организации ИМС памяти (рис.4.5) реализуется координатный принцип адресации ячеек. Адрес ячейки поступает по шине адреса ВМ и в схемах логики выбора разделяется на две составляющие: адрес строки и адрес столбца. Эти адреса запоминаются в соответствующих регистрах адреса, соединённых каждый со своим дешифратором. Выходы дешифраторов образуют систему горизонтальных и вертикальных линий, к которым подсоединены запоминающие элементы (ЗЭ), каждый ЗЭ расположен на пересечение одной горизонтальной и одной вертикальной линий.

ЗЭ, объединённые общим «горизонтальным» проводом, принято называть строкой (row). ЗЭ, подключённые к общему «вертикальному» проводу, называют столбцом (column). Совокупность ЗЭ и логических схем выбора строк и столбцов называют ядром микросхемы памяти. Разрядность микросхемы (количество линий ввода/вывода) определяет количество ЗЭ, имеющих один и тот же адрес, то есть каждый столбец содержит столько разрядов, сколько есть линий ввода/вывода.

Для синхронизации процессов фиксации и обработки адресной информации внутри ИМС используются следующие сигналы:

1. A₀-An (multiplex Address) – адресные линии для обращения к строке (столбцу). Мультиплексированные линии адреса во время спада сигнала RAS# на этих линиях присутствуют адрес строки, во время спада сигнала СAS# - адрес столбца;

2. D₀-Dm - линии данных для загрузки или хранения выбранного байта (бита);

3. CS (Chip Select –выбор элемента памяти) используется для выбора необходимой микросхемы (только нужная микросхема будет реагировать на вызов), этот сигнал запускает микросхему;

4. WE (Write Enable-разрешение записи) используется для указания того, что данные должны записываться, а не считываться;

5. OE (Output Enable-разрешение выдачи выходных сигналов) устанавливается для выдачи выходных сигналов. Когда этого сигнала нет, то выход отсоединен от остальной части схемы;

6. RAS (Row Address Strobe – строб адреса строки) по спаду сигнала начинается цикл обращения, низкий уровень сохраняется на всё время цикла;

7. CAS (Column Address Strobe -строб адреса столбца) по спаду сигнала начинается цикл записи или чтения.

Записываемая информация, поступающая по шине данных (D₀-D_m), первоначально заносится во входной регистр данных, а затем - в выбранную ячейку. При чтении информация из ячейки до её выдачи на шину данных буферизуется в выходном регистре данных. Усилители считывания/записи служат для электрического согласования сигналов на линиях данных и внутренних сигналов ИМС.

Управление операциями с основной памятью осуществляется контроллером памяти. Обычно этот контроллер входит в состав центрального процессора либо реализуется в виде внешнего по отношению к памяти устройства. Контроллер памяти - устройство синхронное, то есть срабатывающее по тактовым импульсам, поэтому все операции с памятью принято описывать с привязкой к тактам. В общем случае на каждую такую операцию требуется как минимум 5 тактов: 1)указание типа операции (чтение или запись) и установка адреса строки; 2)формирование сигнала RAS; 3)установка адреса столбца; 4)формирование сигнала CAS; 5)возврат сигналов RAS, CAS в неактивное состояние.