- •Виправ за зразком зміст, перевір сторінки, розділи щоб не пересунувся текст . Текст готовий для роздрукування. Дякую!!!!! Друкуй з двох сторін аркуша. Якщо щось не зрозуміло тел.. 0952017413 Вступ
- •Розділ 1. Лекція 1 Тема: Вступ до комп’ютерної схемотехніки
- •Лекція 2 Тема: Поняття про комбінаційні схеми та цифрові автомати
- •Основи теорії перемикальних функцій
- •Лекція 3 Тема: Основи синтезу комбінаційних схем
- •Алгоритм розробки схеми
- •Основні логічні елементи та їх класифікація
- •Тема: Методика структурного проектування цифрових схем Вузли комбінаційного типу
- •Дешифратори
- •Лекція 6
- •Тема: Шифратори
- •Тема: Основні типи комбінаційних вузлів
- •Лекція 7
- •Тема: Мультиплексори і демультиплексори
- •Лекція 8
- •Тема: Компаратори або схеми порівняння
- •Лекція 9
- •Тема: Комбінаційні суматори
- •Тема:Тригери. Різновидності тригерів.
- •Тема: Лічильники. Різновидності лічильників. Принцип роботи.
- •Двійково-кодовані лічильники
- •Тема: Класифікація та основні параметри алп
- •Тема: Загальна характеристика пристроїв «пам’ять»
- •Тема: Різновидності структурної побудови запам’ятовуючих пристроїв
- •Тема: Загальна характеристика процесорів
- •Лабораторні роботи Користування Electronics Workbench
- •1.1.2 Пропоновані програмою елементи
- •2. Основні прийоми роботи
- •2.1 Порядок проведення роботи для розробки принципової електричної схеми
- •2.2 Моделювання радіоелектронних пристроїв за допомогою програмного комплексу Electronics Workbench пристроїв за допомогою програмного комплексу Electronics Workbench
- •2.2.1 Підготовка до роботи Electronics Workbench
- •2.2.2 Моделювання інтегруючої rc - ланцюга
- •2.2.3 Моделювання що диференціює rc - ланцюга
- •2.2.4 Моделювання транзисторного автогенератора
- •2.2.5 Моделювання трехкаскадного транзисторного підсилювача
- •2.2.6 Моделювання тригера Шмидта на аналогових елементах
- •2.2. 7 Моделювання мультивібратора на елементах и-ні
- •2.2.8 Моделювання цифрового генератора
- •2.2.9 Моделювання алгебраїчного суматора на оу
- •2.2.10 Моделювання дешифратора
- •Завдання
- •Розділ 3.Самостійне вивчення
- •Самостійне вивчення 1
- •Перетворювачі кодів
- •Самостійне вивчення 2
- •Зсувачі двійкового коду
- •Послідовні логічні пристрої Узагальнена структурна схема і опис роботи цифрового автомата
- •Регістри
- •Центральний пристрій керування (цпк)
- •Операційні апарати алп
- •Арифметичні вузли операційних апаратів
- •Вузли додавання/віднімання у прямих і доповнюючи кодах
- •2) Додавання/віднімання чисел з плаваючою комою
- •3)Алгоритми і структури вузлів множення чисел
- •Основний алгоритм реалізації вузлів ділення в прямих кодах
- •Приклади схемотехнічної реалізації вузлів додавання / віднімання дворозрядних кодів
- •Виконання логічних операцій в алп
- •Інтегральні схеми арифметико-логічних пристроїв
- •Методика дешифрації адресного простору в 2d пам’яті
- •3D структурна пам’ять
- •Пам’ять зі структурою 2dm
- •Пам'ять з послідовним доступом
- •Організація кеш пам’яті
- •Повністю асоціативний кеш
- •Кеш з прямим розміщенням
- •Набірно – асоціативний кеш
- •Постійна пам’ять. Типи і номенклатура пзп
- •Флеш пам’ять
- •Статичні запам’ятовуючі пристрої
- •Проектування схеми порівняння слова з константою
- •Загальні характеристики мікропроцесора. Мікропроцесорні комплекти.
- •Перелік питань до окр та іспиту: Основи синтезу комбінаційних схем.
- •Дешифратори.
- •Шифратори.
- •Послідовні логічні пристрої.
- •Запам’ятовуючі пристрої цифрових еом.
- •Мікропроцесори.
- •Рекомендована література
Організація кеш пам’яті
Кеш пам’ять забезпечує копіювання і зберігання блоків даних основної пам’яті динамічного типу в процесі виконання програми. Це потребує підвищеної швидкодії і доступу до даних. Для організації перевірки записаних даних в кеш, використовують так званий ТЕГ, де розміщуються повні адреси скопійованих даних з оперативної пам’яті. Обмін з оперативною пам’яттю може відбуватися двома способами:
При зверненні до оперативної пам’яті проводиться одночасний пошук інформації за адресою, записаною в ТЕГ. При співпаданні адрес і даних, запит до оперативної пам’яті анулюється і використовуються дані з кешу.
З
вертання
до оперативної пам’яті проводиться
тільки після виявлення відсутності
даних в кеші. Якщо дані присутні в кеш,
генерується сигнал кеш попадання Hit,
в іншому випадку – сигнал промаху.
Використання кеш значно підвищує продуктивність циклічних програм, де використовуються одні і ті ж дані. Розрізняють кеш І рівня, розміщену на одному кристалі з процесором, і кеш ІІ рівня, розміщену на материнській платі.
За гарвардською архітектурою кеш даних і команд розділяють. За принципом адресації і доступу до даних кеш розрізняють:
повністю асоціативний кеш;
кеш з прямим розміщенням;
набірно – асоціативний кеш.
Повністю асоціативний кеш
В повністю асоціативній кеш пам’яті кожна комірка зберігає дані, а в полі тег міститься повна фізична адреса одиниці інформації, записану в оперативну пам’ять.
П
ри
звертанні до кеш відбувається порівняння
адреси даних з адресою, записаною в тег
кожного рядка. В результаті співпадання
цих адрес, генерується сигнал Hit
і дані через буфер передаються на шину
даних. Рядки кеша завантажуються адресами
та даними при звертанні до оперативної
пам’яті.
Дані без копії в кеші записуються тільки в оперативну пам'ять. Дані, що мають копію в кеші можуть бути записані в оперативній пам’яті прямим (наскрізним) або оберненим методом. В І випадку вони відразу дублюються в кеш, в ІІ – після завершення виконуваної операції. Перевагою другого методу є більша швидкодія при математичних операціях, але це потребує схемотехнічного ускладнення пристрою, що є недоліком цього методу. Повністю асоціативна кеш є найбільш функціонально гнучкою, але разом з тим найбільш складна.
Кеш з прямим розміщенням
При прямому розміщенні оперативну пам’ять умовно розбивають на сторінки. Розмір кожної сторінки повинен збігатися з розміром кеш пам’яті. Дані в кеш зберігаються в рядках, що є наборами байтів (найчастіше по 32 байти). Таким чином, якщо кеш має 256 рядків, то її об’єм повинен дорівнювати 8кбайт, при цьому об’єм оперативної пам’яті дорівнює добутку кількості сторінок на об’єм кеш, тобто 8кбайт при 512 сторінках дасть 4мбайт. В рядках кешу можуть зберігатися дані з будь-якої сторінки оперативної пам’яті.
З
агальна
адреса, що задається процесором при
звертанні до пам’яті ділиться на 3
частини. Молодші розряди її задають
зміщення даних в рядку. Середні розряди
задають номер рядка. Молодший і середній
разом називаються індексом. Інформація
про номер сторінки оперативної пам’яті,
з якої зчитуються дані, записаний в тег
і задається старшими розрядами. Кожний
тег займає комірку пам’яті, зв’язану
з певним рядком, тому його розрядність
повинна бути достатньою для відображення
сторінки, наприклад для 256 сторінок,
довжина сторінки тега має бути 8біт, для
512 – 9біт, для 1024 – 10біт.
При звертанні до оперативної пам’яті зчитується спочатку рядок кеша з заданим індексом, а потім іде порівняння значення тегів даного рядка та адреси, заданої процесором. Співпадання їх генерує одиничний сигнал Hit. Якщо Hit=0, то дані з оперативної пам’яті перезаписуються в кеш. Використання адресації, аналогічної до 2DM пам’яті, має просту схему, малу розрядність тега, але не допускає розміщення в кеші рядків з однаковими індексами, але різними тегами. Відповідно це призводить до великої кількості промахів, оскільки основна розрядність адресації відноситься до зміщення та номера рядка. Цей недолік усувається в набірно – асоціативній кеш.
