Особливості цифрової форми подачі інформації
Для передачі двійкової інформації використовується не весь діапазон перемикання елементів, а тільки ті зони, які виділені для високого (логічний «0») і низького рівня (логічна «1»). Ширина зон логічної одиниці і логічного нуля обумовлена параметрами елементів, які реалізують функції перемикання, а також навантаження схем. Заборонена зона, яка не використовується для кодування, знаходиться між значенням максимального нуля та мінімальної одиниці.
Рис. 10. Цифрове представлення інформації
Заборонена зона (зона перемикання), яка знаходиться між максимальним «0» та мінімальною «1» визначає завадостійкість схеми. Чим вона ширше, тим вища завадостійкість. Перевищення максимального рівня «0» призводить до відмикання транзистора. Заниження рівня мінімальної «1» призводить до замикання транзистора. Однак зі зростанням ширини забороненої зони зростає час перемикання схеми.
Існує два типи завад:
динамічні завади – можуть мати більшу амплітуду при меншій тривалості. Якщо їх тривалість значно менша часу перемикання схеми, то, як правило, схема не встигає змінити свій стан;
статичні завади – мають меншу амплітуду, але більшу тривалість. Перехід їх амплітуди в зону порогової напруги може призвести до зміни стану схем.
Транзисторні схеми із загальними навантаженнями або транзисторна логіка з безпосередніми зв’язками (тлбз)
Навантажувальна здатність для схем визначається допустимими рівнями напруги й струму.
Схеми можуть мати паралельне з'єднання із загальним колекторним навантаженням, послідовне з’єднання із загальним колекторним навантаженням, паралельне й послідовне з’єднання із загальним емітерним навантаженням.
Паралельне з’єднання із загальним колекторним навантаженням
Рис. 11. Паралельне з'єднання транзисторів із загальним колекторним навантаженням
На виході цієї схеми (рис. 11) буде високий рівень за умови, якщо транзистори Т1 і Т2 закриті. Якщо хоча б один із транзисторів відкритий, то на виході встановлюється низький рівень, що визначається напругою UКЕ насичення відкритого транзистора.
Щоб на виході був високий рівень, треба закрити обидва транзистори (транзистор закритий, якщо на базі відсутній струм), тобто подати на обидва входи низькі рівні.
Для негативної логіки (НЛ) потрібно відкрити хоча б один транзистор, щоб на виході був низький рівень (логічна «1»). Тому хоча б на один вхід потрібно подати високий рівень, яким у негативній логіці кодується «0».
Послідовне з’єднання із загальним колекторним навантаженням
Рис. 12. Послідовне з'єднання транзисторів із загальним колекторним навантаженням
Для високого рівня на виході хоча б один транзистор повинен бути закритий (коло між точкою а і схемною землею розірване), що досягається подачею хоча б на один із входів низького рівня.
Паралельне з’єднання із загальним емітерним навантаженням
Рис. 13. Паралельне з'єднання транзисторів із загальним емітерним навантаженням
Тут повинен бути відкритий хоча б один транзистор (для ПЛ), для цього треба подати високий рівень хоча б на один із входів.
Послідовне з’єднання із загальним емітерним навантаженням
Рис. 14. Послідовне з'єднання транзисторів із загальним колекторним навантаженням Тут для високого рівня на виході повинні бути відкриті обидва транзистори (для ПЛ).