В этом случае

где — приведенное ко входу АЦП изменение выходного напряжения, вызванное помехой.

При

где k = 1, 2, 3, ..., имеем U=0, т.е. выражения (3.15) и (3.16) совпадают, как будто помехи нет. Однако (3.17) не может быть выполнено идеально точно, поэтому U  0 и можно говорить только об ослаблении помехи в некоторое число раз. Обычно коэффициент подавления помехи синусоидального вида выражают в децибелах:

Введем обозначение М = Т/Т₀ = Tf₀, где T₀ и f₀ - период и частота помехи. Используя это обозначение и взяв интеграл в (3.18), получаем

Таким образом, коэффициент подавления помех зависит от М и .

Использование двухтактного интегрирования позволяет компенсировать ряд составляющих статической погрешности, вызванных нестабильностью порога срабатывания компаратора, постоянной времени интегратора, тактовой частоты. В АЦП двойного интегрирования высокую стабильность должен иметь только разрядный ток (или источник опорного напряжения при формировании разрядного тока с помощью резистора как показано на рис. 3.27).

В самых точных преобразователях циклу преобразования предшествует цикл «автокоррекции нуля», во время которого на вход преобразователя подается нулевой сигнал. Т. к. в циклах измерения и автокоррекции используются одни и те же интегратор и компаратор, то вычитая результат, полученный в цикле «автокоррекции», из последующего результата измерения, получают эффективное снижение погрешностей на начальном участке шкалы преобразования.

Быстродействие данного АЦП невелико, при заданном числе разрядов оно определяется частотой счетных импульсов f_сч = 1/t_сч. Выбор последней ограничивается в основном временем включения компаратора.

Данные АЦП реализуются на основе интегральной технологии. В качестве примера можно указать ИМС 11-разрядного АЦП К572ПВ2. Представляет собой преобразователь на 3,5 десятичных разряда, работающий по принципу последовательного счета с двойным интегрированием, с автоматической коррекцией нуля и определением полярности входного сигнала. Микросхема представляет собой электронную часть цифрового вольтметра, измеряющего входной сигнал до 1,999 В и 199,9 мВ. Цифровая информация отображается на светодиодном индикаторе АЛС324Б. Представляет собой функционально-законченное устройство, для работы ИМС используются только внешние конденсаторы, резисторы и источники питания. Время цикла преобразования при тактовой частоте f_T=50кГц равно 300 мс.

3.5. Параллельные ацп

3.5.1. Параллельные ацп (ацп считывания)

Принцип работы АЦП параллельного действия (или как их еще называют АЦП считывания) основан на одновременном сравнении входного сигнала с 2ⁿ - 1 эталонами, соответствующими n-разрядному двоичному коду, и кодировании результатов этого сравнения. Пример такого преобразователя (для n=3) показан на рис. 3.28. В этом преобразователе 2ⁿ – 1=7 опорных напряжений формируются с помощью резистивного делителя. Каждое из опорных напряжений подается вместе с u_вх на соответствующий компаратор. Срабатывают лишь те компараторы, у которых u_вх > u_оп(i). При этом на выходах компараторов получится унитарный код. Так, например (см. рис. 3.28) если входное напряжение u_вх не выходит за пределы диапазона от 2,5U до 3,5U (U – шаг квантования), то компараторы с 1-го по 3-ий устанавливаются в единичное состояние, а компараторы с 4-го по 7-ой – в нулевое. Унитарный код с выходов компараторов подается на фиксирующие триггеры Т₁ … Т₇ с тем, чтобы избежать появления ошибки неоднозначности считывания. С выходов триггеров Т₁ … Т₇ унитарный код подается на кодопреобразователь (приоритетный шифратор), преобразующий его в параллельный двоичный код.

П ри быстро изменяющемся входном аналоговом сигнале, параллельному АЦП присуща неоднозначность считывания (апертурная погрешность). Решить эту проблему можно, например, предотвратив с помощью схемы выборки-хранения изменение входного напряжения в течение времени измерения. Однако при этом способе ограничивается допустимая частота входного напряжения, так как для установки схемы выборки-хранения необходимо время. Кроме того, вероятность изменения выходных состояний компараторов полностью не исключается, поскольку быстрые схемы выборки-хранения обладают заметным дрейфом.

Этот недостаток можно устранить, если, как показано на рис. 3.28, после каждого компаратора в качестве промежуточной памяти ввести схему запоминания унитарного кода с линейки компараторов – срабатывающие по фронту D-триггеры. В этом случае в цикле преобразования обеспечивается сохранение стационарного состояния на выходе приоритетного шифратора после действия фронта импульса, запускающего триггер.

Как следует из нижеприведенной таблицы, при возрастании u_вх компараторы устанавливаются в состояние «1» по очереди – снизу вверх. Аналогично, при убывании u_вх компараторы устанавливаются в состояние «0» в последовательности сверху вниз (см. рис. 3.28). Такая очередность не гарантируется при крутых фронтах входного напряжения, так как в этом случае преобладающим фактором становятся времена задержки компараторов, из-за различия в которых они могут переключаться в другом порядке. Это переходное состояние при определенных обстоятельствах может быть записано в триггерах, а именно тогда, когда фронт импульса, запускающего триггеры, и фронт сигнала совпадают. Приоритетное кодирование, однако, позволяет уменьшить вредное влияние этого фактора благодаря тому, что значения младших разрядов, не принимаются во внимание (принимается во внимание лишь номер самого старшего сработавшего компаратора см. таблицу состояний приоритетного шифратора).

Время выборки должно быть меньше времени задержки компаратора, а ее начало определяется фронтом запускающего импульса. Различие во временах задержки обусловливает временную неопределенность (апертуру) результата при оцифровке быстро меняющихся сигналов. Чтобы снизить ее величину, целесообразно применить компараторы с возможно меньшим временем задержки.

Таблица состояний приоритетного шифратора
Входы							Выхо-ды	Десятичный экв.
7	6	5	4	3	2	1	a2a1a0	Z
0	0	0	0	0	0	0	000	0
0	0	0	0	0	0	1	001	1
0	0	0	0	0	1	x	010	2
0	0	0	0	1	x	x	011	3
0	0	0	1	x	x	x	100	4
0	0	1	x	x	x	x	101	5
0	1	x	x	x	x	x	110	6
1	x	x	x	x	x	x	111	7

Таблица состояний в параллельном АЦП
Входное напряжение	Состояния компараторов							Двоичное число	Десятичный экв.
Uвх/U	7	6	5	4	3	2	1	a2a1a0	Z
0	0	0	0	0	0	0	0	000	0
1	0	0	0	0	0	0	1	001	1
2	0	0	0	0	0	1	1	010	2
3	0	0	0	0	1	1	1	011	3
4	0	0	0	1	1	1	1	100	4
5	0	0	1	1	1	1	1	101	5
6	0	1	1	1	1	1	1	110	6
7	1	1	1	1	1	1	1	111	7

Кроме того остается в силе ранее сформулированное условие для минимизации апертурной погрешности: необходимо, чтобы за время защелкивания унитарного кода компараторов в триггерах t_t входной сигнал u_вх(t) изменился не более чем на значение шага квантования U, т.е. u’_вх(t)t_t<U.

Благодаря параллельной работе каскадов описанный способ АЦ-преобразования самый быстрый. При использовании ЭСЛ-схем можно обрабатывать сигналы с частотой до 50 МГц.

П араллельные АЦП нашли широкое распространение из-за того, что они в принципе обладают самым высоким быстродействием из всех видов АЦП. Оно определяется быстродействием компараторов и задержками в кодирующем устройстве. При каждом преобразовании последовательно выполняются три операции: срабатывание схем сравнения, срабатывание триггеров и преобразование унитарного кода в параллельный двоичный код. Существенным недостатком параллельных АЦП является необходимость в большом количестве компараторов. Так, для 8-разрядного АЦП требуется 255 компараторов. Это затрудняет реализацию многоразрядных (свыше 6…8) АЦП в интегральном исполнении. Кроме того, точность преобразования ограничивается точностью и стабильностью компараторов и резистивного делителя. На основе этого способа строят наиболее быстродействующие АЦП с временем преобразования в пределах десятков и даже единиц наносекунд, но ограниченной разрядности (не более 6 разрядов). На основе данного метода преобразования серийно выпускается БИС шестиразрядного АЦП К1107ПВ1 с временем преобразования не более 100 нс (см. рис.).

Кроме того, параллельные АЦП используются в качестве узла (каскада) последовательно-параллельного преобразователя, рассмотренного далее в настоящей главе.